[發(fā)明專利]一種自組網(wǎng)頻譜傳感器

在審

• 申請(qǐng)?zhí)枺?/td>: 202110060101.8
• 申請(qǐng)日: 2021-01-18
• 公開(kāi)（公告）號(hào): CN112886989A
• 公開(kāi)（公告）日: 2021-06-01
• 發(fā)明（設(shè)計(jì)）人: 付進(jìn);陳向明;徐赟;江飛;陳葉民;萬(wàn)良金;蔡懷海;陳明;成迅;翟安江;姜楊;雷桓霽
• 申請(qǐng)（專利權(quán)）人: 同方電子科技有限公司
• 主分類號(hào): H04B1/401
• 分類號(hào): H04B1/401;H04B1/00
• 代理公司: 北京紐樂(lè)康知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11210
• 代理人: 田磊

1.一種自組網(wǎng)頻譜傳感器，其特征在于，包括射頻接收單元（1）、與所述射頻接收單元（1）連接的控制處理單元（2）、與所述控制處理單元（2）分別連接的功放單元（3）、GPS模塊（4）和電源單元（5），所述功放單元（3）與所述射頻接收單元（1）連接，所述射頻接收單元（1）包括開(kāi)關(guān)切換電路（11）和本振源電路（12），所述開(kāi)關(guān)切換電路（11）連接有7路頻率預(yù)選電路（13），所述本振源電路（12）連接有本振放大電路（14），所述本振放大電路（14）與所述7路頻率預(yù)選電路（13）均連接有混頻電路（15）；所述控制處理單元（2）包括AD采集電路（21），所述混頻電路（15）與所述AD采集電路（21）連接，所述AD采集電路（21）連接有FPGA+CPU系統(tǒng)（22），所述FPGA+CPU系統(tǒng)（22）分別連接有網(wǎng)絡(luò)通信電路（23）、存儲(chǔ)電路（24）和DA信號(hào)電路（25）；所述功放單元（3）包括MCU控制電路（31），所述MCU控制電路（31）連接有乒乓本振電路（32），所述乒乓本振電路（32）連接有變頻電路（33），所述DA信號(hào)電路（25）與所述變頻電路（33）連接，所述變頻電路（33）連接有功率放大電路（34），所述功率放大電路（34）連接有收發(fā)切換電路（35）；所述收發(fā)切換電路（35）與所述射頻接收單元（1）連接。

2.根據(jù)權(quán)利要求1所述的一種自組網(wǎng)頻譜傳感器，其特征在于，所述7路頻率預(yù)選電路（13）包括低端頻率預(yù)選電路（131）和高端頻率預(yù)選電路（132），所述低端頻率預(yù)選電路（131）的亞倍頻波段分別為30MHz～160MHz、160MHz～320MHz、320MHz～650MHz、650MHz～900MHz和900MHz～1.5GHz，所述高端頻率預(yù)選電路（132）的亞倍頻波段分別為1.5GHz～2.75GHz和2.75GHz～3.5GHz。

3.根據(jù)權(quán)利要求2所述的一種自組網(wǎng)頻譜傳感器，其特征在于，所述開(kāi)關(guān)切換電路（11）包括第一SPDT開(kāi)關(guān)芯片、第二SPDT開(kāi)關(guān)芯片和SP5T開(kāi)關(guān)芯片，所述開(kāi)關(guān)切換電路（11）連接有第一低噪放電路，所述第一低噪放電路電路連接有第一SPDT開(kāi)關(guān)芯片，所述高端頻率預(yù)選電路（132）設(shè)置于所述第一SPDT開(kāi)關(guān)芯片和第二SPDT開(kāi)關(guān)芯片之間。

4.根據(jù)權(quán)利要求3所述的一種自組網(wǎng)頻譜傳感器，其特征在于，所述第二SPDT開(kāi)關(guān)芯片與所述所述AD采集電路（21）連接。

5.根據(jù)權(quán)利要求3所述的一種自組網(wǎng)頻譜傳感器，其特征在于，所述SP5T開(kāi)關(guān)芯片連接有第二低噪放電路，所述第二低噪放電路與所述混頻電路（15）連接。

6.根據(jù)權(quán)利要求5所述的一種自組網(wǎng)頻譜傳感器，其特征在于，所述第一低噪放電路包括第一低噪聲放大器，所述第一低噪聲放大器用于高端波段降低其噪聲系數(shù)，第二低噪放電路包括第二低噪聲放大器，所述第二低噪聲放大器用于低端波段降低其噪聲系數(shù)。

7.根據(jù)權(quán)利要求1所述的一種自組網(wǎng)頻譜傳感器，其特征在于，所述FPGA+CPU系統(tǒng)（22）包括處理器系統(tǒng)部分和可編程邏輯部分，所述FPGA+CPU系統(tǒng)（22）分別與所述GPS模塊（4）和所述電源單元（5）連接。