[發明專利]延遲鎖相環以及配置延遲單元的泵電流比的方法

在審

• 申請號: 202110055298.6
• 申請日: 2021-01-15
• 公開（公告）號: CN113141178A
• 公開（公告）日: 2021-07-20
• 發明（設計）人: 張雅婷;張智賢;周楙軒;沈瑞濱
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H03L7/085
• 分類號: H03L7/085;H03L7/089
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

本發明的實施例提供了一種延遲鎖相環包括：相位檢測器，被配置為檢測第一時鐘和第二時鐘之間的相位差；電荷泵，被配置為基于由相位檢測器提供的相位差，根據第一電荷量增加在電容性負載處的電荷量，并且根據第二電荷量減少在電容性負載處的電荷量；采樣和保持電路，被配置為從電容性負載接收電荷量并且保持電荷量；以及電壓控制延遲線，被配置為基于從采樣和保持電路接收的電荷量來選擇延遲量。延遲鎖相環的至少一個參數被配置為使得通過調整延遲單元的延遲量和/或耦合到延遲單元的電流量來獲得延遲單元的期望泵電流比。本發明的實施例還提供了一種配置延遲單元的泵電流比的方法。

技術領域

本發明的實施例涉及延遲鎖相環以及配置延遲單元的泵電流比的方法。

背景技術

芯片級時鐘偏移的管理通常是通過仔細的集成電路(IC)器件布局來處理。之所以會出現時鐘偏移，例如是因為必須使用板跡線、連接件、背板以及芯片級輸入時鐘驅動器焊盤和片上互連來在整個系統中分配時鐘。有幾種可用的技術，包括緩沖樹、時鐘網格和時鐘樹綜合方法。緩沖樹通常用于FPGA器件，因為寄存器時鐘多路復用器輸入引腳會產生固定的常規負載。時鐘樹綜合在ASIC設計中很受歡迎，因為它可以優化性能、功耗和面積。隨著越來越快的技術的出現，有必要使用鎖相環(PLL)和延遲鎖相環(DLL)電路來最大程度地減少偏移。表現出顯著延遲的元件可以被放置在反饋回路的內部，使得有效延遲可以被最小化或為零。

延遲鎖相環(DLL)是用于同步時鐘的常用電路。DLL的工作原理是在輸入時鐘和反饋時鐘之間插入延遲直到兩個上升沿對齊，然后將兩個時鐘異相360°(這意味著它們同相，但延遲了一個時鐘周期時間)。輸入時鐘的邊沿與反饋時鐘的邊沿對齊后，DLL“鎖定”。只要在DLL鎖定之后才對電路進行評估，兩個時鐘的相位就沒有明顯的區別。傳統的延遲鎖相環(DLL)包括鑒相器(PD)、電荷泵(CP)、環路濾波器(LP)和電壓控制延遲線。PD通常檢測輸入時鐘和輸出時鐘之間的相位偏移。CP和LP通常將輸入時鐘和輸出時鐘之間的相位誤差轉換為電壓域，并利用電壓域通過電壓控制延遲線(VCDL)選擇延遲時間。VCDL可以調整從輸入時鐘到輸出時鐘的延遲時間，以使總延遲時間與輸入時鐘的周期相同。當DLL被鎖定時，從輸入時鐘到輸出時鐘的整個VCDL延遲時間等于輸入時鐘的周期。如果要產生所需的相位偏移Δθ(其中Δθ與輸入時鐘的比例為比率M)，則VCDL的總延遲線階級等于M。如果要調整比率M，則可以使用多路復用器以選擇用于所需的時鐘輸出的M階級輸出。然而，增加的電路硬件(諸如多路復用器)趨于復雜，并經常引入額外的延遲。因此，從輸入時鐘到輸出時鐘的總延遲時間可以等于M×Δθ+T_dmux，其中T_dmux等于多路復用器的總延遲。然而，難以表征多路復用器的延遲時間以及這種多路復用器如何影響相位偏移Δθ精度。

而且，電壓控制延遲線的ΔT出現在皮秒級，并且難以提供精確的測量。傳統方法利用高分辨率時域閃存模數轉換器(ADC)來測量微小的延遲時間差。然而，如果在此結構中一個或多個VCDL之間不匹配，則測量性能將下降。另外，常規方法經受高功耗問題。

發明內容

根據本發明的一個方面，提供了一種延遲鎖相環，包括：相位檢測器，被配置為檢測第一時鐘和第二時鐘之間的相位差；電荷泵，被配置為基于由相位檢測器提供的相位差，根據第一電荷量增加在電容性負載處的電荷量，并且根據第二電荷量減少在電容性負載處的電荷量；采樣和保持電路，被配置為從電容性負載接收電荷量并且保持電荷量；以及電壓控制延遲線，被配置為基于從采樣和保持電路接收的電荷量來選擇延遲量，其中，延遲鎖相環的至少一個參數被配置為使得通過調整延遲單元的延遲量和/或耦合到延遲單元的電流量來獲得延遲單元的期望泵電流比。

根據本發明的另一個方面，提供了一種配置延遲單元的泵電流比的方法，包括：從延遲單元獲得第一泵電流比測量值；調整延遲單元的延遲時間以產生第二泵電流比測量值；以及調整耦合到延遲單元的電流量以產生第三泵電流比測量值，其中，第三泵電流比測量值基本上等于泵電流比設計目標。