[發明專利]一種帶有死區時間控制的全GaN集成柵驅動電路

有效

• 申請號: 202110055014.3
• 申請日: 2021-01-15
• 公開（公告）號: CN113162373B
• 公開（公告）日: 2022-05-24
• 發明（設計）人: 周琦;韓曉琦;黨其亮;羅志華;鄧超
• 申請（專利權）人: 電子科技大學
• 主分類號: H02M1/08
• 分類號: H02M1/08;H02M1/088;H02M1/38
• 代理公司: 成都點睛專利代理事務所(普通合伙) 51232
• 代理人: 孫一峰

1.一種帶有死區時間控制的全GaN集成柵驅動電路，其特征在于，包括第一與非門N1、第二與非門N4、第三與非門N5、第一非門N2、第二非門N3、第三非門N6、第四非門N7；其中，

第一與非門N1的第一輸入端為驅動電路的第一輸入端，第一與非門N1的第二輸入端為驅動電路的第二輸入端；第一與非門N1的輸出端與第一非門N2的輸入端連接；

第一非門N2的輸出端分別與第二與非門N4的第一輸入端、第二非門N3的輸入端連接；

第二非門N3的輸出端與第三與非門N5的第二輸入端連接；

第二與非門N4的第二輸入端與第三與非門N5的輸出端連接；第二與非門N4的輸出端分別與第三非門N6的輸入端、第三與非門N5的第一輸入端連接；第三與非門N5的輸出端分別與第四非門N7的輸入端、第二與非門N4的第二輸入端連接；

第三非門N6的輸出端為驅動電路的第一輸出端；第四非門N7的輸出端為驅動電路的第二輸出端；

所述第一非門N2、第二非門N3、第三非門N6和第四非門N7結構相同，均包含第一晶體管E1、第二晶體管E2、第三晶體管E3、第四晶體管E4、第五晶體管E5、第六晶體管E6、第七晶體管E7、第八晶體管E8和第九晶體管E9、第一電阻R1、第一電容C1和第二電容C2；其中，

第二晶體管E2、第四晶體管E4、第七晶體管E7和第九晶體管E9的柵極均同非門的輸入端連接，第一晶體管E1的柵極和漏極、第三晶體管E3的漏極、第五晶體管E5的柵極和漏極、第八晶體管E8的漏極均與5V高電平VDD連接；

第一晶體管E1的源極分別與第一電容C1的上級板和第一電阻R1的一端連接；第二晶體管E2的漏極與第一電阻R1的另一端連接，第二晶體管E2的源極接地；第三晶體管E3的柵極分別與第一電阻R1的另一端、第六晶體管E6的柵極連接，第三晶體管E3的源極分別與第一電容C1的下級板、第四晶體管E4的漏極連接；第四晶體管E4的源極接地；

第五晶體管E5的源極分別與第二電容C2的上級板、第六晶體管E6的漏極連接；第六晶體管E6的源極分別與第七晶體管E7的漏極、第八晶體管E8的柵極連接；第七晶體管E7的源極接地；第八晶體管E8的源極、第二電容C2的下級板、第九晶體管E9的漏極均與非門的輸出端連接；第九晶體管E9的源極接地；

所述第一與非門N1、第二與非門N4和第三與非門N5結構相同，均包含第十晶體管E10、第十一晶體管E11、第十二晶體管E12、第十三晶體管E13、第十四晶體管E14、第十五晶體管E15、第十六晶體管E16、第十七晶體管E17、第十八晶體管E18、第十九晶體管E19、第二十晶體管E20、第二十一晶體管E21、第二十二晶體管E22、第三電容C3、第四電容C4、第二電阻R2；其中，

第十一晶體管E11、第十四晶體管E14、第十八晶體管E18和第二十一晶體管E21的柵極與與非門的第一輸入端A連接；第十二晶體管E12、第十五晶體管E15、第十九晶體管E19和第二十二晶體管E22的柵極與與非門的第二輸入端B連接；第十晶體管E10的柵極和漏極、第十三晶體管E13的漏極、第十六晶體管E16的柵極和漏極、第二十晶體管E20的漏極均與5V高電平VDD連接；第十二晶體管E12、第十五晶體管E15、第十九晶體管E19和第二十二晶體管E22的源極均接地；

第十晶體管E10的源極分別與第三電容C3的上級板、第二電阻R2的一端連接；第十一晶體管E11的漏極分別與第二電阻R2的另一端、第十三晶體管E13的柵極、第十七晶體管E17的柵極連接，第十一晶體管E11的源極與第十二晶體管E12的漏極連接；第十三晶體管E13的源極分別與第三電容C3的下級板、第十四晶體管E14的漏極連接；第十四晶體管E14的源極與第十五晶體管E15的漏極連接；

第十六晶體管E16的源極分別與第四電容C4的上級板、第十七晶體管E17的漏極連接；第十七晶體管E17的源極分別與第十八晶體管E18的漏極、第二十晶體管E20的柵極連接；第十八晶體管E18的源極與第十九晶體管E19的漏極連接；第二十晶體管E20的源極、第四電容C4的下級板和第二十一晶體管E21的漏極均與與非門的輸出端連接；第二十一晶體管E21的源極與第二十二晶體管E22的漏極連接；

驅動電路的第一輸入端與驅動電路的PWM輸出信號VG連接，驅動電路的第二輸入端與使能信號EN連接，驅動電路的第一輸出端和第二輸出端與半橋電路連接；

所述半橋電路包括第二十三晶體管M1和第二十四晶體管M2，第二十三晶體管M1的源極與第二十四晶體管M2的漏極連接，第二十三晶體管M1的柵極與驅動電路的第一輸出端連接，第二十三晶體管M1的漏極與電源正極連接；第二十四晶體管M2的源極接地，第二十四晶體管M2 的柵極與驅動電路的第二輸出端連接；

所述第一晶體管E1、第二晶體管E2、第三晶體管E3、第四晶體管E4、第五晶體管E5、第六晶體管E6、第七晶體管E7、第八晶體管E8、第九晶體管E9、第十晶體管E10、第十一晶體管E11、第十二晶體管E12、第十三晶體管E13、第十四晶體管E14、第十五晶體管E15、第十六晶體管E16、第十七晶體管E17、第十八晶體管E18、第十九晶體管E19、第二十晶體管E20、第二十一晶體管E21、第二十二晶體管E22、第二十三晶體管M1和第二十四晶體管M2均為增強型GaN晶體管。