[發明專利]一種基于HDLC協議高性能高速同步422仿真器板卡

有效

• 申請號: 202110051272.4
• 申請日: 2021-01-14
• 公開（公告）號: CN112732511B
• 公開（公告）日: 2022-10-25
• 發明（設計）人: 汪靜;倪啟明;常貴陽
• 申請（專利權）人: 上海鐳隆科技發展有限公司
• 主分類號: G06F11/26
• 分類號: G06F11/26;G06F13/42
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明涉及仿真器的技術領域，特別是涉及一種基于HDLC協議高性能高速同步422仿真器板卡，由HDLC協議模塊、UART協議模塊、收發接口電路、PXI橋接總線模塊、HDLC功能模塊和CRC校驗模塊組成。

技術領域

本發明涉及仿真器的技術領域，特別是涉及一種基于HDLC協議高性能高速同步422仿真器板卡。

背景技術

當前，HDLC的ASIC芯片有Motorola公司的MC92460、ST公司的MK5025、Zarlink公司的MT8952B等。這些集成電路使用簡易，功能針對性強，性能可靠，適合應用于特定用途的大批量產品中。但由于HDLC標準的文本較多，ASIC芯片出于專用性的目的難以通用于不同版本，缺乏應用靈活性。例如CCITT、ANSI、ISO/IEC等都有各種版本的HDLC標準，有的芯片公司還有自己的標準，對HDLC的CRC(Cyclical Redundancy Check，循環冗余碼校驗)序列生成多項式等有不同的規定。況且，專用于HDLC的ASIC芯片其片內數據存儲器容量有限，通常只有不多字節的FIFO(先進先出存儲器)可用。對于某些應用來說，當需要擴大數據緩存的容量時，只能對ASIC芯片再外接存儲器或其它電路，ASIC的簡單易用性就被抵銷掉了。HDLC的軟件編程方法功能靈活，通過修改程序就可以適用于不同的HDLC應用。但程序運行占用處理器資源多，執行速度慢，對信號的時延和同步性不易預測。對于多路信號的HDLC應用，處理器的資源占用率與處理路數成正比，所以軟件HDLC一般只能用于個別路數的低速信號處理。

FPGA(Field Programmable Gate Array,現場可編程門陣列)采用硬件技術處理信號，又可以通過軟件反復編程使用，能夠兼顧速度和靈活性，并能并行處理多路信號，實時性能能夠預測和仿真。FPGA芯片雖成本略微高于ASIC芯片，但具有貨源暢通、可多次編程使用等優點。目前FPGA單片所含的邏輯門和片上存儲器的容量越做越大，百萬門級的可編程邏輯芯片已成為尋常產品。在中小批量通信產品的設計生產中，用FPGA實現HDLC功能是一種值得采用的方法。正是有鑒于此，Innocor、Xilinx等公司推出了能在FPGA中實現HDLC功能的IPCore(Intellectual Property Core，知識產權核)，但這些IPCore需要付費購買許可(License)才能使用，且在應用中受到各種限制。

發明內容

為解決上述技術問題，本發明提供一種基于HDLC協議高性能高速同步422仿真器板卡。

本發明的一種基于HDLC協議高性能高速同步422仿真器板卡，由HDLC協議模塊、UART協議模塊、收發接口電路、PXI橋接總線模塊、HDLC功能模塊和CRC校驗模塊組成；

HDLC協議模塊：

發送模塊：產生本路HDLC數據發送時鐘；鎖存寫入的發送數據并按指定時序啟動發送；在發送數據段前加上7E起始標志；對發送數據逐位做CRC計算并將計算結果附在發送數據之后；對包括CRC計算值在內的數據進行插零操作并附上7E結束標志把結果輸出；

接收模塊：產生與本路HDLC接收數據時鐘同步的FPGA工作時鐘；在接收的數據流中檢測有無7E標志；當檢測到數據流中有1F信號時，對數據進行刪零操作；對經刪零后的數據進行CRC校驗；把接收到的數據存入FPGA內部RAM中；當接收到結束標志后，檢查CRC校驗值是否正確；

采集模塊：對總線上的數據進行實時采集，并將數據鎖存到FPGA內部RAM中，由上位機進行讀取；

UART協議模塊：

UART數據流的一個字符中的每一位意義如下：

■起始位：先發出一個邏輯“0”的信號，表示傳輸字符的開始；

■數據位：緊跟起始位之后，數據位的個數是4或5或6或7或8，構成一個字符，采用ASCII碼，從最低位開始傳送，靠時鐘來定位；