[發明專利]安全集成電路及其方法

有效

• 申請號: 202110049066.X
• 申請日: 2021-01-14
• 公開（公告）號: CN113127938B
• 公開（公告）日: 2023-05-12
• 發明（設計）人: 日弗·赫詩曼
• 申請（專利權）人: 新唐科技股份有限公司
• 主分類號: G06F21/72
• 分類號: G06F21/72;G06F21/60;G06F21/64
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 董驍毅;葉明川

1.一種安全集成電路，其特征在于，包括：

多個功能等效的組合邏輯電路，各所述多個組合邏輯電路配置為接收一或多個輸入，并對所述一或多個輸入進行組合邏輯運算，以產生一或多個輸出；

多個狀態采樣組件，各狀態采樣組件包括一個或多個狀態采樣組件，所述一個或多個狀態采樣組件配置以對所述多個功能等效的組合邏輯電路之一的所述一或多個輸出進行采樣，并將所述一或多個采樣輸出作為輸入，以提供給所述多個功能等效的組合邏輯電路的另一個；以及

一控制電路，配置為接收多組輸入數據以供所述多個功能等效的組合邏輯電路處理，并將所述多組輸入數據路由至所述多個功能等效的組合邏輯電路，以從所述多個功能等效的組合邏輯電路中提取多組輸出數據，并與所述各組輸入數據相關聯地輸出所述各組輸出數據；

其中所述多個功能等效的組合邏輯電路的至少兩個在硬件實現上彼此不同；

其中所述控制電路配置以將所述多組輸入數據的至少一些初始化為隨機數據或偽隨機數據。

2.根據權利要求1所述的安全集成電路，其特征在于，其中所述組合邏輯運算包括一迭代安全運算的一迭代運算。

3.根據權利要求1所述的安全集成電路，其特征在于，其中通過將所述多個組合邏輯電路的所述一個或多個采樣輸出作為輸入，以提供給所述多個組合邏輯電路的另一個，使得應用于一組給定輸入數據的所述組合邏輯運算的迭代運算是由不同的所述多個組合邏輯電路的不同組合邏輯電路來執行。

4.根據權利要求1所述的安全集成電路，其特征在于，其中通過將所述多個組合邏輯電路的所述一個或多個采樣輸出作為輸入，以提供給所述多個組合邏輯電路的另一個，使得所述另一個組合邏輯電路的一給定的組合邏輯電路是在連續的頻率周期中，將所述組合邏輯運算應用于不同的所述多組輸入數據。

5.根據權利要求1所述的安全集成電路，其特征在于，其中至少一個所述多個功能等效的組合邏輯電路，是通過相對于所述多個功能等效的組合邏輯電路的一個組合邏輯電路的負邏輯來實現。

6.根據權利要求1所述的安全集成電路，其特征在于，其中所述控制電路配置以通過相應的輸入輸出接口接收所述多組輸入數據，并在一相同的輸入輸出接口上輸出所述各組輸出數據，其中所述相同的輸入輸出接口為接收所述各組輸出數據對應的所述組輸入數據。

7.根據權利要求1所述的安全集成電路，其特征在于，其中所述控制電路配置為以循環交替的方式，將所述多組輸入數據分配到所述多個功能等效的組合邏輯電路，并以循環交替的方式，從所述多個功能等效的組合邏輯電路收集所述多組輸出數據。

8.根據權利要求1所述的安全集成電路，其特征在于，其中所述多個組合邏輯電路的一個或多個配置為執行以下至少一項：

i)?在提取所述多組輸出數據后，繼續應用所述組合邏輯運算；以及

ii)?在提供所述多組輸入數據之前，開始應用所述組合邏輯運算。

9.根據權利要求1所述的安全集成電路，其特征在于，其中所述控制電路配置為在將所述多組輸入數據提供給所述多個組合邏輯電路的至少兩個的時間之間，產生相對延遲。