[發明專利]半導體裝置的形成方法及半導體裝置

在審

• 申請號: 202110047525.0
• 申請日: 2021-01-14
• 公開（公告）號: CN113135549A
• 公開（公告）日: 2021-07-20
• 發明（設計）人: 呂文雄;黃暉閔;鄭明達;林威宏;顏晨恩;劉旭倫
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: B81C1/00
• 分類號: B81C1/00;B81B7/02;H01L33/48;H01L25/075
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 聶慧荃;閆華

本公開實施例提供一種半導體裝置的形成方法及半導體裝置。半導體裝置的形成方法包含將第一半導體基板的第一表面接合至第二半導體基板的第一表面，且在第一半導體基板的第一區中形成一空腔，其中形成空腔包括：供應鈍化氣體混合物，在空腔的底表面及多個側壁上沉積鈍化層，其中在鈍化層的沉積時，鈍化層在空腔的底表面上的沉積速率與鈍化層在空腔的多個側壁上的沉積速率相同；以及使用蝕刻氣體蝕刻第一半導體基板的第一區，其中蝕刻氣體是與鈍化氣體混合物同時供應，蝕刻第一半導體基板的第一區包括在垂直方向蝕刻的速率大于在水平方向蝕刻的速率。

技術領域

本公開涉及半導體裝置，尤其涉及一種包含空腔的半導體裝置。

背景技術

半導體裝置使用于各種電子應用，例如，舉例而言，個人電腦、手機、數字相機及其他電子設備。半導體裝置通常是通過依序沉積絕緣或介電層、導電層及半導體層的材料于半導體基板上來制造，且利用光刻圖案化各種材料層以形成電路組件及元件于其上方。

半導體產業持續通過不斷的縮小最小部件尺寸，允許更多的組件集成至給定的區域，由此改善各種電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成密度。然而，隨著最小部件尺寸縮小，發生了額外的需要解決的問題。

發明內容

本公開實施例的目的在于提供一種半導體裝置的形成方法及半導體裝置，以解決上述至少一個問題。

一種半導體裝置的形成方法，包括：將第一半導體基板的第一表面接合至第二半導體基板的第一表面；在第一半導體基板的第二表面上圖案化掩模層以露出第一半導體基板的第一區，第二表面與第一表面相對；以及在第一半導體基板的第一區中形成空腔，其中形成空腔包括：供應鈍化氣體混合物，在空腔的底表面及多個側壁上沉積鈍化層，其中在鈍化層的沉積時，鈍化層在空腔的底表面上的沉積速率與鈍化層在空腔的多個側壁上的沉積速率相同；以及使用蝕刻氣體蝕刻第一半導體基板的第一區，其中蝕刻氣體是與鈍化氣體混合物同時供應，蝕刻第一半導體基板的第一區包括在垂直方向蝕刻的速率大于在水平方向蝕刻的速率。

一種半導體裝置的形成方法，包括：將第一半導體基板接合至第二半導體基板；在第一半導體基板的未接合的表面上圖案化掩模層；以及使用掩模層作為圖案化掩模以在第一半導體基板中蝕刻空腔，其中蝕刻空腔包括：通過激發鈍化氣體混合物以產生沉積等離子體，沉積等離子體在空腔的底表面及多個側壁上沉積鈍化層，其中鈍化層在空腔的底表面上的沉積速率與鈍化層在空腔的多個側壁上的沉積速率相同；以及通過激發蝕刻氣體以產生蝕刻等離子體，其中產生蝕刻等離子體與產生沉積等離子體同時發生，第一RF電源將多個離子從蝕刻等離子體加速至空腔的底表面，其中蝕刻等離子體的垂直蝕刻速率比蝕刻等離子體的水平蝕刻速率更顯著。

一種半導體裝置，包括：第一半導體基板；第二半導體基板，接合至第一半導體基板；以及空腔，延伸穿過第一半導體基板，空腔包括：頂部，有具有第一側壁輪廓的多個側壁；以及底部，具有第二側壁輪廓的多個側壁，空腔的頂部的側壁與第一半導體基板的頂表面具有第一輪廓角度，空腔的底部的側壁與第一半導體基板的頂表面具有第二輪廓角度，其中第一輪廓角度與第二輪廓角度不同。

本公開實施例的有益效果在于，通過使用半導體裝置的形成方法，對于硅晶片的特定的結晶方位的相依性較小，其中對于硅晶片的特定的結晶方位的相依性為例如在濕蝕刻工藝的情況。此外，一些實施例可以在背面空腔的形成時降低對于一或多層掩模層的需求，簡化工藝且使其更有成本效益。

附圖說明

以下將配合所附附圖詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特征并未按照比例繪制且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特征。

圖1A至圖1B根據一些實施例示出了制造裝置的各種中間步驟的剖面圖。

圖1C根據一些實施例示出了說明裝置的制造中的中間蝕刻步驟的剖面圖。