[發(fā)明專利]ESD保護(hù)電路及其實(shí)現(xiàn)方法

有效

• 申請?zhí)枺?/td>: 202110037136.X
• 申請日: 2021-01-12
• 公開（公告）號: CN112653114B
• 公開（公告）日: 2023-09-01
• 發(fā)明（設(shè)計(jì)）人: 劉鴻瑾;李天文;張紹林;賀冬云;張智京;李瑞梅
• 申請（專利權(quán)）人: 北京軒宇空間科技有限公司
• 主分類號: H02H9/04
• 分類號: H02H9/04;H01L27/02
• 代理公司: 成都誠中致達(dá)專利代理有限公司 51280
• 代理人: 曹宇杰

一種ESD保護(hù)電路及其實(shí)現(xiàn)方法，ESD保護(hù)電路結(jié)構(gòu)包括：上拉網(wǎng)絡(luò)單元、第一下拉網(wǎng)絡(luò)單元以及第二下拉網(wǎng)絡(luò)單元；上拉網(wǎng)絡(luò)單元一端通過上RC單元連接電源，一端直接連接電源，一端連接第二下拉網(wǎng)絡(luò)單元，一端連接第一下拉網(wǎng)絡(luò)單元；第一下拉網(wǎng)絡(luò)單元一端連接電源，一端連接地，一端連接上拉網(wǎng)絡(luò)單元和第二下拉網(wǎng)絡(luò)單元；第二下拉網(wǎng)絡(luò)單元連接于電源和地之間并連接上拉網(wǎng)絡(luò)單元和第一下拉網(wǎng)絡(luò)單元。未發(fā)生ESD時，第二下拉網(wǎng)絡(luò)單元關(guān)閉；發(fā)生ESD時，第一下拉網(wǎng)絡(luò)單元在上RD單元作用下開啟，使第二下拉網(wǎng)絡(luò)單元開啟，電源和地之間形成導(dǎo)電通路，泄放電荷。通過低壓器件實(shí)現(xiàn)高壓供電電路的ESD保護(hù)，降低ESD保護(hù)電路對供電電壓的敏感度，防止器件損壞。

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路設(shè)計(jì)領(lǐng)域，尤其與一種ESD保護(hù)電路及其實(shí)現(xiàn)方法有關(guān)。

背景技術(shù)

隨著集成電路技術(shù)的發(fā)展，器件尺寸的降低，芯片內(nèi)部可靠性也隨之降低。靜電放電(Electrostatic?Discharge，ESD)是影響芯片可靠性的最主要的因素之一。常見的ESD失效模式如圖1所示：（a）PN結(jié)擊穿，（b）介質(zhì)擊穿，（c）金屬熔融。

ESD防護(hù)電路是一種保護(hù)電路，它不能影響電路的正常工作，所以在設(shè)計(jì)的時候必須注意以下基本原則：

1）ESD保護(hù)電路必須在有ESD應(yīng)力時提供靜電放電通路，從而對芯片內(nèi)核電路進(jìn)行有效保護(hù)。

2）芯片引腳上有ESD應(yīng)力時，保護(hù)電路不僅要為內(nèi)核關(guān)鍵器件提供保護(hù)，還要保護(hù)自身以免被ESD電流燒毀。

3）芯片正常操作時，ESD保護(hù)電路相當(dāng)于開路，其寄生參數(shù)不能對信號的傳輸產(chǎn)生太大影響。

在集成電路中加入ESD保護(hù)電路，旨在避免集成芯片內(nèi)部電路遭受ESD損傷，因此在設(shè)計(jì)ESD保護(hù)電路時，還需兼顧ESD保護(hù)電路的導(dǎo)通速度，保證所設(shè)計(jì)的保護(hù)電路在ESD來臨時能夠及早導(dǎo)通，有效鉗位ESD電壓并及時泄放ESD電流。

常用ESD單元的電路如圖2所示，其中C1和N3（用NMOS管構(gòu)成的電容）構(gòu)成ESD脈沖檢測電路，P1和N1構(gòu)成反相器，用以延長ESD放電時間，同時可以防止正常工作時的誤觸發(fā)。N2用來泄放ESD電流，為了區(qū)別正常上電和ESD脈沖，通常將RC時間常數(shù)設(shè)置在微秒級。當(dāng)VDD正常上電時，因RC常數(shù)小于正常上電的時間，所以V1結(jié)點(diǎn)的電位可以被正常的充到VDD，使得?P1?管截止，N1管導(dǎo)通將V2結(jié)點(diǎn)拉至低電平VSS，從而使得N2管截止電路正常上電。在正常上電時，V1結(jié)點(diǎn)電位跟隨VDD一起上升，而V2結(jié)點(diǎn)始終為低電平，N2管截止；當(dāng)VDD電源線上遭受ESD應(yīng)力時，由于RC暫態(tài)檢測網(wǎng)絡(luò)的時間常數(shù)大于ESD脈沖的持續(xù)時間，因此V1結(jié)點(diǎn)的電位跟不上VDD線上的ESD電壓變化，從而P1管導(dǎo)通并將V2結(jié)點(diǎn)電位拉高，當(dāng)V2點(diǎn)電位上升到N1管的閾值電壓Vth時，N1管就會導(dǎo)通并泄放ESD電流。

隨著集成電路制造工藝發(fā)展，器件特征尺寸逐漸減小，器件的工作和擊穿電壓不斷降低，圖2中VDD的電壓值將受限于器件的耐壓能力。

發(fā)明內(nèi)容

針對上述現(xiàn)狀，本發(fā)明提供一種ESD保護(hù)電路及其實(shí)現(xiàn)方法，通過低壓器件實(shí)現(xiàn)高壓供電電路的ESD保護(hù)，降低ESD保護(hù)電路對供電電壓的敏感度，防止器件損壞。

為了實(shí)現(xiàn)本發(fā)明的目的，擬采用以下方案：

一種ESD保護(hù)電路，包括：上拉網(wǎng)絡(luò)單元、第一下拉網(wǎng)絡(luò)單元以及第二下拉網(wǎng)絡(luò)單元；

上拉網(wǎng)絡(luò)單元包括上RC單元，上拉網(wǎng)絡(luò)單元一端通過上RC單元連接電源，一端直接連接電源，一端連接第二下拉網(wǎng)絡(luò)單元，一端連接第一下拉網(wǎng)絡(luò)單元；

第一下拉網(wǎng)絡(luò)單元一端連接電源，一端連接地，一端連接上拉網(wǎng)絡(luò)單元和第二下拉網(wǎng)絡(luò)單元；

第二下拉網(wǎng)絡(luò)單元連接于電源和地之間并連接上拉網(wǎng)絡(luò)單元和第一下拉網(wǎng)絡(luò)單元；