[發明專利]一種降低JFET區和積累區電阻的VDMOS結構及方法

在審

• 申請號: 202110033959.5
• 申請日: 2021-01-12
• 公開（公告）號: CN112614894A
• 公開（公告）日: 2021-04-06
• 發明（設計）人: 王丕龍;秦鵬海;張永利;王新強;劉文
• 申請（專利權）人: 深圳佳恩功率半導體有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L21/336
• 代理公司: 武漢聚信匯智知識產權代理有限公司 42258
• 代理人: 劉丹

本發明提供了一種降低JFET區和積累區電阻的VDMOS結構及方法，屬于VDMOS器件技術領域，該一種降低JFET區和積累區電阻的VDMOS結構包括N+襯底：所述N+襯底的上表面設置有N漂移區，所述N漂移區的內部呈等間距設置有多個P形基區，相鄰的所述P形基區之間通過所述N漂移區將多個所述P形基區隔離，相鄰的所述P形基區之間設置有柵極氧化層，所述柵極氧化層的下表面且位于相鄰的所述P形基區的邊緣延伸至所述P形基區的內部，所述柵極氧化層的上表面設置有多硅晶柵極，且多硅晶柵極的中部斷開，以形成有多晶硅柵注入窗口，由此可降低N漂移區和N+襯底的電阻率，較低的N漂移區和N+襯底的電阻率在其導通狀態時，具有更小的導通電阻，降低導通損耗。

技術領域

本發明屬于VDMOS器件技術領域，具體而言，涉及一種降低JFET區和積累區電阻的VDMOS結構及方法。

背景技術

在半導體集成電路中，以雙擴散場效應晶體管為基礎的電路，簡稱DMOS，利用兩種雜質原子的側向擴撒速度差，形成自對準的亞微米溝道，可以達到很高的工作頻率和速度。

與普通MOS晶體管相比，DMOS在結構上有兩個主要區別：一是將P型、N型雜質通過同一氧化層窗口順次擴散，形成很短的溝道；二是在溝道與漏區之間加入一個輕摻雜的-N漂移區，其摻雜濃度遠小于溝道區。這個區承受大部分所加的漏電壓，從而使短溝道效應減弱，提高漏擊穿電壓，從而實現短溝道與高擊穿電壓結合而得到的一系列優點。

DMOS晶體管又可分為橫向DMOS晶體管(簡稱LDMOS)和垂直DMOS晶體管(VDMOS)兩種。其中，VDMOS晶體管由于其良好的性能和高集成度，在半導體集成電路領域中得到越來越多的應用。

然而，目前器件的耐壓與N漂移區的電阻率和N漂移區的厚度正相關，而器件的導通電阻則與N漂移區的電阻率和N漂移區的厚度負相關，因此會導致器件在耐壓與導通電阻兩項指標上相互制約，當擊穿電壓(即BV)一定時，會很難通過調整N漂移區的電阻率來優化導通電阻。

發明內容

本發明實施例提供了一種降低JFET區和積累區電阻的VDMOS結構及方法，其目的在于解決現有的JFET區和積累區導通電阻難以優化的問題。

鑒于上述問題，本發明提出的技術方案是：

本發明提供一種降低JFET區和積累區電阻的VDMOS結構，包括N+襯底：

所述N+襯底的上表面設置有N漂移區，所述N漂移區的內部呈等間距設置有多個P形基區，相鄰的所述P形基區之間通過所述N漂移區將多個所述P形基區隔離，相鄰的所述P形基區之間設置有柵極氧化層，所述柵極氧化層的下表面且位于相鄰的所述P形基區的邊緣延伸至所述P形基區的內部，所述柵極氧化層的上表面設置有多硅晶柵極，且多硅晶柵極的中部斷開，以形成有多晶硅柵注入窗口，每個所述多硅晶柵極的外側設置有介質氧化層，并保留多晶硅柵注入窗口，所述多晶硅柵注入窗口的下方且與所述N漂移區的連接處設置有第二N+有源區，并在所述第二N+有源區的下方保留JFET區，所述P形基區的頂部沿橫向排布有第一N+有源區、P+有源區和第一N+有源區，兩個所述第一N+有源區之間形成連接孔，所述第一N+有源區、所述多晶硅柵注入窗口和所述介質氧化層的上方均形成有介質區，所述介質區的上方設置有源級金屬，所述源級金屬的一端穿過所述介質區插接于所述連接孔中，所述源級金屬位于所述連接孔內部的一端與所述P+有源區抵接、且表面與兩個所述第一N+有源區相連接。

作為本發明的一種優選技術方案，所述N+襯底的下方設置有漏極。

作為本發明的一種優選技術方案，所述N漂移區在所述N+襯底的上表面通過化學氣相淀積法進行生成。

作為本發明的一種優選技術方案，所述JFET區和積累區對導通電阻的影響占比應在10％～20％。

另一方面，本發明提供一種降低JFET區和積累區電阻的VDMOS結構的方法，包括以下步驟：