[發(fā)明專利]半導(dǎo)體裝置

在審

• 申請?zhí)枺?/td>: 202110020961.9
• 申請日: 2021-01-06
• 公開（公告）號: CN113394200A
• 公開（公告）日: 2021-09-14
• 發(fā)明（設(shè)計(jì)）人: 佐野努;丸山一哉;高久悟;鈴谷信人
• 申請（專利權(quán)）人: 鎧俠股份有限公司
• 主分類號: H01L25/065
• 分類號: H01L25/065;H01L23/498;H01L23/482;H01L23/49
• 代理公司: 北京律盟知識產(chǎn)權(quán)代理有限責(zé)任公司 11287
• 代理人: 張世俊

實(shí)施方式的半導(dǎo)體裝置具有：襯底，設(shè)置著第1端子、第2端子、及多個第3端子；1個以上的半導(dǎo)體存儲芯片，具有多個第1墊、多個第2墊、及多個第3墊；第1鍵合線，將第1端子與多個第1墊電連接；第2鍵合線，將第2端子與多個第2墊電連接；多條第3鍵合線，將多個第3端子與多個第3墊電連接；第4鍵合線，跨多條第3鍵合線中的至少1條，在多個第1墊上與第1鍵合線連接；或/及第5鍵合線，跨多條第3鍵合線中的至少1條，在多個第2墊上與第2鍵合線連接。

相關(guān)申請案的引用

本申請案基于2020年03月13日提出申請的在先日本專利申請案第2020-043946號的優(yōu)先權(quán)而主張優(yōu)先權(quán)利益，通過引用將其全部內(nèi)容并入本文中。

技術(shù)領(lǐng)域

本發(fā)明的實(shí)施方式涉及一種半導(dǎo)體裝置。

背景技術(shù)

在積層著NAND(與非)閃存芯片的現(xiàn)有的半導(dǎo)體裝置(封裝)中，考慮到電氣特性，存在通過使信號與電源的配線并排配置來降低電感并使動作穩(wěn)定的方法。為了進(jìn)一步使動作穩(wěn)定化，而增加包含接地配線的電源的配線等來強(qiáng)化電源。

發(fā)明內(nèi)容

本發(fā)明的實(shí)施方式提供一種電氣特性得以提高的半導(dǎo)體裝置。

實(shí)施方式的半導(dǎo)體裝置具有：襯底，設(shè)置著第1端子、第2端子、及多個第3端子；1個以上的半導(dǎo)體存儲芯片，具有多個第1墊、多個第2墊、及多個第3墊；第1鍵合線(bondingwire)，將第1端子與多個第1墊電連接；第2鍵合線，將第2端子與多個第2墊電連接；多條第3鍵合線，將多個第3端子與多個第3墊電連接；第4鍵合線，跨多條第3鍵合線中的至少1條，在多個第1墊上與第1鍵合線連接；或/及第5鍵合線，跨多條第3鍵合線中的至少1條，在多個第2墊上與第2鍵合線連接。

根據(jù)所述構(gòu)成，能夠提供一種電氣特性得以提高的半導(dǎo)體裝置。

附圖說明

圖1是實(shí)施方式的半導(dǎo)體裝置的示意性剖視圖。

圖2是實(shí)施方式的半導(dǎo)體裝置的立體概念圖

圖3是實(shí)施方式的半導(dǎo)體裝置的配線概念圖。

圖4是表示實(shí)施方式的半導(dǎo)體裝置的配線形態(tài)的概念圖。

圖5是表示實(shí)施方式的半導(dǎo)體裝置的配線形態(tài)的概念圖。

圖6是實(shí)施方式的半導(dǎo)體裝置的配線概念圖。

圖7是實(shí)施方式的半導(dǎo)體裝置的配線概念圖。

圖8是實(shí)施方式的半導(dǎo)體裝置的配線概念圖。

圖9是實(shí)施方式的半導(dǎo)體裝置的配線概念圖。

具體實(shí)施方式

以下，參照附圖對實(shí)施方式進(jìn)行說明。

在本說明書中，對幾個要素附加多個表達(dá)方式的示例。另外，這些表達(dá)方式的示例僅為例示，不否定所述要素可通過其它表達(dá)方式來表達(dá)。另外，對于未附加多個表達(dá)方式的要素，也可通過其它表達(dá)方式來表達(dá)。

另外，附圖是示意圖，存在厚度與平面尺寸的關(guān)系或各層的厚度的比率等與實(shí)物不同的情況。另外，附圖相互之間亦可能包含彼此的尺寸關(guān)系或比率不同的部分。另外，在附圖中省略一部分符號。

(第1實(shí)施方式)第1實(shí)施方式涉及一種半導(dǎo)體裝置。將半導(dǎo)體裝置100的示意性剖視圖示于圖1。將半導(dǎo)體裝置100的主要部分的放大立體概念圖示于圖2。更具體地說，實(shí)施方式的半導(dǎo)體裝置100是搭載著NAND閃存芯片等的半導(dǎo)體封裝。另外，X方向、Y方向及Z方向優(yōu)選彼此交叉且彼此正交。