[發明專利]半導體結構及其形成方法

在審

• 申請號: 202110017758.6
• 申請日: 2021-01-07
• 公開（公告）號: CN114743977A
• 公開（公告）日: 2022-07-12
• 發明（設計）人: 藺黎;施平
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L27/11521
• 分類號: H01L27/11521;H01L29/423;H01L21/762;H01L21/28
• 代理公司: 北京市一法律師事務所 11654
• 代理人: 劉榮娟

本申請提供一種半導體結構及其形成方法，所述形成方法包括：提供半導體襯底，半導體襯底包括第一區域和第二區域，半導體襯底表面依次形成有浮柵介質層和浮柵層，其中在第一區域的半導體襯底、浮柵介質層和浮柵層中形成有隔離結構，在第二區域的浮柵層表面形成分立的控制柵結構；在控制柵結構的側壁形成第一側墻，并且在第一側墻兩側的浮柵層表面以及第一區域的浮柵層和隔離結構表面形成介質層；去除相應的第一側墻的部分及相應的第一側墻所在側的介質層，在控制柵結構的側壁形成偏移側墻；去除第一區域的介質層和部分隔離結構以及第二區域其余的介質層。本申請的半導體結構及其形成方法可以改善器件速率，提高產品良率。

技術領域

本申請涉及半導體技術領域，尤其涉及一種半導體結構及其形成方法。

背景技術

非易失性存儲器(NVM，Non Volatile Memory)由于具有可多次進行數據的存入、讀取、抹除等動作，且存入的數據在斷電后也不會消失的優點，已廣泛采用在個人電腦和電子設備，但是，在非易失性存儲器的制備過程中還存在很多問題，導致良率較低。

由于邏輯區的隔離結構頂面高于半導體襯底表面，因此隔離結構和半導體襯底之間存在很高的臺階(step high)，在浮柵刻蝕(poly etch)之后，在閃存區的控制柵兩側形成側墻時，也會在邏輯區的隔離結構表面及臺階處沉積側墻材料，而臺階處的側墻材料很難被刻蝕。當邏輯區形成柵極結構時，由于臺階處存在殘余的側墻材料，導致有源區的有效寬度減小，導致器件速率較慢，降低產品良率。

發明內容

本申請解決的技術問題是器件速率較慢，產品良率低。

為解決上述技術問題，本申請提供一種半導體結構的形成方法，包括：提供半導體襯底，所述半導體襯底包括第一區域和第二區域，所述第一區域和第二區域的半導體襯底表面依次形成有浮柵介質層和浮柵層，其中在所述第一區域的半導體襯底、浮柵介質層和浮柵層中形成有隔離結構，在所述第二區域的浮柵層表面形成分立的控制柵結構；在所述控制柵結構的側壁形成第一側墻，并且在所述第一側墻兩側的浮柵層表面以及所述第一區域的浮柵層和隔離結構表面形成介質層；去除相應的第一側墻的部分及所述相應的第一側墻所在側的介質層，在所述控制柵結構的側壁形成偏移側墻；去除所述第一區域的介質層和部分隔離結構以及所述第二區域其余的介質層，使所述隔離結構的頂面與所述半導體襯底的表面之間具有特定的高度差。

在本申請的一些實施例中，所述特定的高度差為-400埃～400埃。

在本申請的一些實施例中，形成所述第一側墻和所述介質層的工藝包括：在所述第一區域、所述第二區域的浮柵層和所述隔離結構表面，以及所述控制柵結構的表面和側壁，依次形成第一側墻材料層、第二側墻材料層；刻蝕所述第二側墻材料層，使剩余的第二側墻材料層僅覆蓋所述控制柵結構側壁的第一側墻材料層；在露出的第一側墻材料層和剩余的第二側墻材料層表面形成第三側墻材料層；刻蝕所述第三側墻材料層，使剩余的第三側墻材料層僅覆蓋所述控制柵結構側壁的第二側墻材料層；其中，所述控制柵結構側壁的第一側墻材料層、第二側墻材料層及第三側墻材料層構成所述第一側墻，所述露出的第一側墻材料層作為所述介質層。

在本申請的一些實施例中，所述第三側墻材料層的厚度為50?！?000埃。

在本申請的一些實施例中，形成所述第一側墻和所述介質層之后，還包括在所述相應的第一側墻之間的半導體襯底中形成臨限電壓層，形成所述臨限電壓層的工藝包括：在所述第一區域和第二區域上方形成掩膜板，所述掩膜板露出所述相應的第一側墻及所述相應的第一側墻之間的介質層表面；以所述掩膜板為掩膜，采用離子注入工藝形成所述臨限電壓層。

在本申請的一些實施例中，形成所述偏移側墻的工藝包括：以所述掩膜板為掩膜，刻蝕所述相應的第一側墻中的第三側墻材料層，使所述控制柵結構兩側的第一側墻厚度不同，形成偏移側墻，以及刻蝕所述相應的第一側墻所在側的介質層。