[發(fā)明專利]一種基于FPGA的可見光系統(tǒng)信號傳輸同步方法

在審

• 申請?zhí)枺?/td>: 202110012976.0
• 申請日: 2021-01-06
• 公開（公告）號: CN112865865A
• 公開（公告）日: 2021-05-28
• 發(fā)明（設(shè)計）人: 侯玉柱;趙志慶;凌智;王巍;張昊
• 申請（專利權(quán)）人: 天津戎行集團有限公司
• 主分類號: H04B10/116
• 分類號: H04B10/116;H04B10/80;H04B10/516
• 代理公司: 天津市北洋有限責(zé)任專利代理事務(wù)所 12201
• 代理人: 李林娟

1.一種基于FPGA的可見光系統(tǒng)信號傳輸同步方法，其特征在于，所述方法包括以下步驟：

0/1串行序列產(chǎn)生步驟：將寬度為32位、深度為1k的FIFO隊列中的緩存數(shù)據(jù)通過串并轉(zhuǎn)換，轉(zhuǎn)換為連續(xù)串行數(shù)據(jù)流；

曼徹斯特編碼步驟：將數(shù)據(jù)中的1轉(zhuǎn)換為10，將數(shù)據(jù)中的0轉(zhuǎn)換為01，使得數(shù)據(jù)中不會出現(xiàn)超過2bit的連續(xù)0或者連續(xù)1；

位同步信號產(chǎn)生步驟：先將位同步信號的開始位和結(jié)束位分別進行預(yù)處理，使之?dāng)?shù)據(jù)結(jié)構(gòu)與實際的數(shù)據(jù)信號擁有相同的數(shù)據(jù)結(jié)構(gòu)，再通過狀態(tài)機將位同步信號和有效的數(shù)據(jù)信號拼接起來，作為單幀數(shù)據(jù)的幀頭和幀尾，發(fā)送給外接的驅(qū)動電路；

同步判決步驟：通過高速AD采集到在預(yù)設(shè)時間范圍內(nèi)的低電平信號，則判定為有效信號的開始；當(dāng)再次采集到預(yù)設(shè)時間范圍內(nèi)的低電平信號時，則判定為有效信號的結(jié)束；

曼徹斯特解碼步驟：將數(shù)據(jù)10解析為1，將數(shù)據(jù)01解析為0，并將串行數(shù)據(jù)轉(zhuǎn)換為32bit數(shù)據(jù)放于FIFO中，通過高級可擴展接口總線調(diào)用。

2.根據(jù)權(quán)利要求1所述的一種基于FPGA的可見光系統(tǒng)信號傳輸同步方法，其特征在于，所述0/1串行序列產(chǎn)生步驟、曼徹斯特編碼步驟、位同步信號產(chǎn)生步驟、同步判決步驟、曼徹斯特解碼步驟均在FPGA內(nèi)部實現(xiàn)，結(jié)果通過物理管腳傳輸至外接的驅(qū)動電路。