[發明專利]一種嵌入式FPGA存儲電路及其控制方法

在審

• 申請號: 202110012407.6
• 申請日: 2021-01-06
• 公開（公告）號: CN112687310A
• 公開（公告）日: 2021-04-20
• 發明（設計）人: 汪泳江
• 申請（專利權）人: 旋智科技（深圳）有限公司
• 主分類號: G11C11/417
• 分類號: G11C11/417
• 代理公司: 北京展翅星辰知識產權代理有限公司 11693
• 代理人: 王文生

本發明公開了一種嵌入式FPGA存儲電路及其控制方法，包括：CMOS存儲拓撲陣列、位線陣列和字線陣列，所述CMOS存儲拓撲陣列包括M行×N列的存儲器，所述位線陣列包括N個位線單元，字線陣列包括M個字線單元；每個字線單元控制一行存儲器，每個位線單元控制一列存儲器；每個所述存儲器包括相連的傳輸門和存儲單元；每個字線單元的字線P控制端與所在行的每個存儲器的所述傳輸門的PMOS控制端相連；所述每個字線單元的字線N控制端與所在行的每個存儲器的所述傳輸門的NMOS控制端相連；每個字線單元的本地線控制端與所在行的每個存儲器的存儲單元控制端相連；每個位線單元的位線控制端與所在列的每個存儲器的所述傳輸門的讀寫控制端相連。

技術領域

本發明涉及存儲器領域，尤指一種嵌入式FPGA存儲電路及其控制方法。

背景技術

目前芯片集成的模塊越來越多，并且種類不同，各個模塊可能是模擬的，也可能是數字的，功率也有不同。FPGA(Field Programmable Gate Array，現場可編程邏輯門陣列)也加入到被集成的行列。FPGA具有可編程功能，可以大幅地提高芯片的性能。但是，它需用到大面積的存儲器及邏輯單元，在設計上對成本，功耗，速度，穩定性都有非常高的要求。

發明內容

為了解決上述技術問題，本發明提供了一種嵌入式FPGA存儲電路及其控制方法，降低FPGA中存儲器及邏輯單元的功耗，提高FPGA中存儲器及邏輯單元的穩定性。

為了達到本發明目的，本發明提供了一種嵌入式FPGA存儲電路，包括：CMOS存儲拓撲陣列、位線陣列和字線陣列，所述CMOS存儲拓撲陣列包括M行×N列的存儲器，所述位線陣列包括N個位線單元，字線陣列包括M個字線單元；每個字線單元控制一行存儲器，每個位線單元控制一列存儲器；

每個所述存儲器包括相連的傳輸門和存儲單元；

每個字線單元的字線P控制端與所在行的每個存儲器的所述傳輸門的PMOS控制端相連；所述每個字線單元的字線N控制端與所在行的每個存儲器的所述傳輸門的NMOS控制端相連；每個字線單元的本地線控制端與所在行的每個存儲器的存儲單元控制端相連；

每個位線單元的位線控制端與所在列的每個存儲器的所述傳輸門的讀寫控制端相連。

優選地，所述字線單元包括：與非門、或非門、非門和與門；所述與非門的兩個輸入端分別連接字線控制端和字選擇端；所述與非門的輸出端作為字線N控制端；所述與非門的輸出端經過非門的輸出作為字線P控制端；所述與門的兩個輸入端分別連接字選擇端和本地控制端；初始控制端與所述與門的輸出端作為所述或非門的輸入端；所述或非門的輸出端作為本地線控制端。

優選地，所述傳輸門包括第一NMOS和第一PMOS，所述第一NMOS的源極與所述第一PMOS的源極相連作為寫數據控制端；所述第一NMOS的柵極與所述第一PMOS的柵極其中一個連接第一電平，另一個連接第二電平，所述第一NMOS的漏極與所述第一PMOS的漏極作為讀數據控制端；所述第一PMOS的柵極與對應的字線單元的字線P控制端相連；所述第一NMOS的柵極與所述字線單元的字線N控制端相連。

優選地，所述存儲單元包括：第二PMOS、第三PMOS、第二NMOS和第三NMOS，所述第二PMOS的源極、第三PMOS的源極分別與對應的字線單元的本地線控制端相連，所述第二PMOS的漏極、第二NMOS的漏極、第三PMOS柵極與第三NMOS的柵極與所對應的傳輸門的寫數據控制端相連，所述第二PMOS的柵極、第二NMOS的柵極、第三PMOS漏極與第三NMOS的漏極相連作為所述存儲器的輸出端；所述第二NMOS的源極和第三NMOS的源極接地。

優選地，所述位線單元包括第四PMOS，所述第四PMOS的柵極連接位沖電控制端，所述第四PMOS的源極作為讀數據控制端；所述第四PMOS的漏極連接電源。

本發明還提供一種嵌入式FPGA存儲電路的控制方法，包括：