[發明專利]一種基于增量綜合的深度神經網絡加速器協同設計方法

有效

• 申請號: 202110010198.1
• 申請日: 2021-01-04
• 公開（公告）號: CN112734011B
• 公開（公告）日: 2021-12-28
• 發明（設計）人: 梁云;肖傾城
• 申請（專利權）人: 北京大學
• 主分類號: G06N3/04
• 分類號: G06N3/04;G06N3/063;G06F15/78
• 代理公司: 北京萬象新悅知識產權代理有限公司 11360
• 代理人: 黃鳳茹

本發明公布了一種基于增量綜合的深度神經網絡加速器協同設計方法，通過增量構造深度神經網絡加速器，通過計算圖修改檢測方法識別上層應用的改變，再利用上層神經網絡應用的改變修改層次化重用加速器硬件部分，減少深度神經網絡加速器硬件的設計周期，從而提升加速器協同設計的效率。采用本發明方法，自動檢測用戶對深度神經網絡進行的修改，通過多層次重用加速器設計參考，從而節省協同設計周期。同時，增量式生成的加速器可實現與人工設計的加速器相當的性能。

技術領域

本發明涉及加速器協同設計技術，尤其涉及一種基于增量綜合的深度神經網絡加速器硬件協同設計方法。

背景技術

深度神經網絡(Deep Neural Network，DNN)因其接近甚至優于人類的出色準確率而收到越來越多的關注。從光學字符識別到語音動作識別，從行人識別到物體分類，深度神經網絡已廣泛應用于各個領域。DNN所要求的大量計算能力使得高性能、低功耗的神經網絡加速器成為一種剛需。在各種硬件平臺中，現場可編程門陣列(Field Programmable GateArray，FPGA)由于其可重新配置的特性，最常被用做深度學習加速器的原型驗證，并且可在Microsoft Azure和Amazon Web Services等云服務中廣泛使用。

深度神經網絡及其加速器協同設計方法是指通過將DNN拓撲結構、運算與硬件加速器體系結構相對應，將DNN定制為加速器硬件。FPGA的可重配置特性使其非常適合協同設計方案。協同設計方法的另一個好處是，開發人員可以獲取最終產品對結果質量的早期反饋，包括質量，性能，準確性和面積。通過協同設計硬件和軟件，開發人員可以通過迭代修改或添加功能來完善設計。然而在典型的協同設計流程中，每當更改DNN軟件時，都必須重新綜合生成加速器硬件。

表1現有加速器協同設計工具的性能比較

項目	TVM[1],[2]	DNNWeaver[3],[4]
架構	可編程	專用
性能	低	中
軟件編譯時間縮減	有	有
硬件綜合時間縮減	無	無
協同設計代價	中	高