[發明專利]一種存儲設備的內存控制器系統和內存調度方法

在審

• 申請號: 202110007968.7
• 申請日: 2021-01-05
• 公開（公告）號: CN114281723A
• 公開（公告）日: 2022-04-05
• 發明（設計）人: 鄭誌學;王育穎
• 申請（專利權）人: 馬來西亞瑞天芯私人有限公司
• 主分類號: G06F13/16
• 分類號: G06F13/16;G06F9/50
• 代理公司: 深圳市韋恩肯知識產權代理有限公司 44375
• 代理人: 李華雙

本發明涉及一種內存控制器系統(100)，包括：調度模塊(8)；其特征在于，數據緩沖模塊(2)；全局定序緩沖模塊(4)；以及鏈表控制模塊(3)，用于接收并處理第一命令。該第一命令包括寫入命令和讀取命令。其中，鏈表控制模塊(3)基于調度依賴關系創建有至少一個鏈表頭，并通過比較第一命令與所述全局定序緩沖模塊(4)中緩存的現有命令，來確定第一命令是否為依賴命中。如果第一命令為依賴命中，則鏈表控制模塊(3)用于觸發寫入合并程序或讀取程序。本發明還公開了用于存儲設備的內存調度寫入命令或讀取命令的方法(200a和200b)。本發明還公開了用于執行原子操作的方法(300)和用于執行數據緩存的方法(400)。

技術領域

本發明總體上涉及內存管理技術領域，具體涉及一種存儲設備的內存控制器和內存調度方法。

背景技術

現有技術中，在設計計算系統時，提高性能和降低功耗是須重點強調的兩個共同目標。由于系統的主內存是程序運行需要的關鍵資源之一，因此它對系統性能和功耗都起著重要的作用。主內存的性能取決于其訪問內容的方式。內存控制器的訪問調度程序根據所采用的內存訪問調度策略，而決定在每個動態隨機存取存儲器(DRAM)時鐘周期內發出哪個命令。

根據現有的訪問策略，以減少DRAM的延遲和功耗的方式來調度DRAM操作。以下現有技術參考文獻中列舉了其中一些示例：

US20100153636A1公開了一種用于內存訪問的控制系統，其包括系統內存訪問命令緩沖器、內存訪問命令并行處理器、DRAM命令控制器和讀取數據緩沖器。該系統內存訪問命令緩沖器存儲有多個系統內存訪問命令。該內存訪問命令并行處理器連接到該系統內存訪問命令緩沖器，用于提取系統內存訪問命令并將其解碼為多個DRAM訪問命令，將DRAM訪問命令存儲在DRAM庫命令FIFO中，并且根據DRAM庫優先級表執行優先級設置。DRAM命令控制器連接到內存訪問命令并行處理器和DRAM，用于接收DRAM訪問命令并將控制命令發送到DRAM。讀取數據緩沖器連接到DRAM命令控制器和系統總線，用于存儲讀取數據并重新安排讀取數據的序列。

US20060090044A1公開了一種內存控制器，其通過將讀取/修改/寫入(RMW)命令分解為單獨且唯一的讀取和寫入命令，而不需要一起執行且僅需要以適當的順序執行，從而優化RMW命令的執行。在最優選的實施例中，結合讀取隊列和寫入隊列在控制器中使用單獨的RMW隊列。在其他實施例中，控制器將RMW的讀取和寫入部分放置在讀取和寫入隊列中，但是其中寫入隊列具有與寫入隊列中的RMW寫入命令相關聯的依賴性指示符，以確保控制器維護適當的執行順序。在實施例中，內存控制器可以適當的執行順序將RMW命令轉換為讀取和寫入命令，以保持數據一致性。

前述參考文獻旨在提供改進的內存控制器架構。然而，它們仍然有許多局限性和不足。例如，前述參考文獻中的內存控制器必須維護基于年齡的矩陣(age-based matrix)或固定的讀取/寫入命令隊列分配，以便通過基于年齡的調度策略來仲裁DRAM帶寬。此外，上述參考文獻獨立地處理讀取和寫入命令，而沒有轉換存儲器周期的能力。

因此，仍然需要一種能夠克服上述問題和缺點的內存控制器系統。

發明內容

如下的本發明內容簡述提供了對本發明的某些方面的基本理解。該內容簡述不是本發明的廣泛概述，其唯一的目的是以簡化的形式呈現本發明的一些概念，作為后文中更詳細描述的序言。

本發明的一個目的是提供一種內存控制器系統，該內存控制器系統實現了基于年齡和優先級的調度，而不需要維護基于年齡的矩陣。

本發明的另一個目的是提供一種內存控制器系統，其允許在讀取和寫入周期之間進行無縫轉換以支持寫入合并和讀取捕捉(read snarfing)以提高性能。

本發明的又一個目的是提供一種內存控制器系統，其支持基于控制器的緩存以提高性能。

本發明的又一個目的是提供一種內存控制器系統，其支持基于控制器的原子操作。