[發明專利]具有線程粒度的多線程處理器

有效

• 申請號: 202080079663.0
• 申請日: 2020-09-11
• 公開（公告）號: CN114730261B
• 公開（公告）日: 2023-01-17
• 發明（設計）人: S·R·卡拉姆;P·S·穆拉里;V·馬特拉;V·S·P·普拉加姆
• 申請（專利權）人: 紅松信號公司
• 主分類號: G06F9/30
• 分類號: G06F9/30
• 代理公司: 北京市中咨律師事務所 11247
• 代理人: 劉薇;于靜

1.一種對多個線程操作的多線程處理器，每個線程由線程_id標識，所述多線程處理器包括：

具有可編程條目序列的線程映射寄存器，每個條目指示線程_id，所述線程映射寄存器響應于向所述線程映射寄存器的每個請求而從后續條目提供線程_id；

多個順序處理階段，每個處理階段接收計算輸入，形成計算結果和上下文，并將所述計算結果和上下文轉發到后續階段；

所述順序處理階段中的至少一個處理階段是用于從指令存儲器接收指令的預取階段，所述預取階段向所述線程映射寄存器發出請求并接收當前線程_id，所述預取階段選擇與所述當前線程_id相關聯的程序計數器，所述預取階段檢索與所選擇的程序計數器相關聯的指令；

所述順序處理階段中的至少一個處理階段是可操作以修改寄存器文件的解碼/執行階段，所述解碼/執行階段被耦合到多個所述寄存器文件，每個寄存器文件與特定線程_id相關聯；

其中，至少兩個線程_id值與用于每個線程_id值的唯一中斷輸入相關聯，每個所述唯一中斷輸入僅導致相關聯的線程_id值的執行的變化，而不是其他線程_id值。

2.根據權利要求1所述的多線程處理器，其中，所述多個順序處理階段依次包括：

所述預取階段，取指令階段，解碼階段，解碼-執行階段，指令執行階段，加載-存儲階段，以及耦合到所述解碼-執行階段的寫回階段。

3.根據權利要求2所述的多線程處理器，其中，所述加載-存儲階段和所述指令執行階段將結果發送到所述解碼-執行階段。

4.根據權利要求1所述的多線程處理器，其中，所述線程映射寄存器的多個條目大于唯一線程_id值的數量。

5.根據權利要求1所述的多線程處理器，其中，所述順序處理階段中的至少一個處理階段是被耦合到外部存儲器的加載-存儲階段。

6.根據權利要求5所述的多線程處理器，其中，所述外部存儲器受限于停頓條件，并且與對所述外部存儲器的操作相關聯的線程_id值位于所述線程映射寄存器中的非連續位置。

7.一種多線程處理器，包括：

線程映射寄存器，其具有值的標準線性數組，所述值被斷言為線程_id值序列；

程序計數器陣列，其被耦合到所述線程映射寄存器，并可操作以基于所斷言的線程_id值選擇特定程序計數器；

與所選擇的程序計數器對應的指令被傳送到流水線階段，所述流水線階段依次是：可操作以根據與所述線程_id相關聯的程序計數器從指令存儲器中檢索指令的預取階段，取指令階段，指令解碼階段，指令解碼-執行階段，指令執行階段，加載-存儲階段，以及寫回階段；

所述寫回階段、所述加載-存儲階段和所述執行階段每一個將結果傳送回解碼執行階段；

所述解碼-執行階段被耦合到多個寄存器文件，每個寄存器文件與特定線程_id相關聯，所述特定線程_id與由所述指令解碼階段提供的輸入值相關聯；

其中，外部接口被耦合到所述加載-存儲階段，所述外部接口與具有停頓間隔的至少一個線程相關聯，所述線程映射寄存器中的與具有線程停頓間隔的線程相關聯的所述線程id值序列彼此分隔大于所述至少一個線程的所述停頓間隔的多個周期。

8.根據權利要求7所述的多線程處理器，其中，所述線程映射寄存器中的所述線程id值序列的線程id值中的至少一個在所述線程id值序列中彼此不相鄰。

9.根據權利要求7所述的多線程處理器，其中，在線程映射寄存器值的線性數組的標準周期期間，所述線程映射寄存器被動態改變以指派更多或更少數量的特定線程_id值。

10.根據權利要求7所述的多線程處理器，其中，每個線程_id與特定中斷輸入相關聯，所述特定中斷輸入在被斷言時使得與線程中斷例程相關聯的指令被執行，直到所述中斷例程完成為止。