[發(fā)明專利]用于減少開關(guān)電容器模數(shù)轉(zhuǎn)換器中的電荷損失的電路和方法在審
| 申請(qǐng)?zhí)枺?/td> | 202080075884.0 | 申請(qǐng)日： | 2020-10-26 |
| 公開（公告）號(hào)： | CN114616757A | 公開（公告）日： | 2022-06-10 |
| 發(fā)明（設(shè)計(jì)）人： | P·斯圖里克 | 申請(qǐng)（專利權(quán)）人： | 德克薩斯儀器股份有限公司 |
| 主分類號(hào)： | H03M1/12 | 分類號(hào)： | H03M1/12 |
| 代理公司： | 北京紀(jì)凱知識(shí)產(chǎn)權(quán)代理有限公司 11245 | 代理人： | 徐東升 |
| 地址： | 美國(guó)德*** | 國(guó)省代碼： | 暫無(wú)信息 |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 用于 減少 開關(guān) 電容器 轉(zhuǎn)換器 中的 電荷 損失 電路 方法 | ||
1.一種電路，包括：
模數(shù)轉(zhuǎn)換器即ADC，包括；
第一電容器，其耦合在第一采樣端子和第一求和端子之間；
第二電容器，其耦合在第二采樣端子和第二求和端子之間；
并聯(lián)耦合的第一NMOS晶體管和第一PMOS晶體管，所述第一PMOS晶體管和第二PMOS晶體管被配置為在采樣階段期間電斷開所述第一采樣端子和所述第二采樣端子并且在傳遞階段期間電連接所述第一采樣端子和所述第二采樣端子；以及
數(shù)模轉(zhuǎn)換器即DAC，包括：
第三電容器，其耦合在所述第一求和端子和第一DAC端子之間；
第四電容器，其耦合在所述第二求和端子和第二DAC端子之間；
并聯(lián)耦合的第二NMOS晶體管和第二PMOS晶體管，所述第二NMOS晶體管和所述第二PMOS晶體管被配置為在所述傳遞階段期間電連接第一DAC輸出和所述第一DAC端子并且在所述采樣階段期間電斷開所述第一DAC輸出和所述第一DAC端子；
并聯(lián)耦合的第三NMOS晶體管和第三PMOS晶體管，所述第三NMOS晶體管和所述第三PMOS晶體管被配置為在所述傳遞階段期間電連接第二DAC輸出和所述第二DAC端子并且在所述采樣階段期間電斷開所述第二DAC輸出和所述第二DAC端子，
其中，將相應(yīng)的柵極信號(hào)施加到所述第一PMOS晶體管、所述第二PMOS晶體管和所述第三PMOS晶體管的柵極端子，并且其中，施加到所述第一PMOS晶體管的所述柵極信號(hào)具有比施加到所述第二PMOS晶體管和所述第三PMOS晶體管的所述柵極信號(hào)更慢的下降沿，
并且其中，在所述第二PMOS晶體管和所述第三PMOS晶體管完全導(dǎo)通之后但在所述第一PMOS晶體管完全導(dǎo)通之前，將柵極信號(hào)施加到所述第一NMOS晶體管、所述第二NMOS晶體管和所述第三NMOS晶體管的柵極端子。
2.根據(jù)權(quán)利要求1所述的電路，其中，所述第一PMOS晶體管以比所述第二PMOS晶體管和所述第三PMOS晶體管更慢的速率導(dǎo)通。
3.根據(jù)權(quán)利要求1所述的電路，其中，在所述第一PMOS晶體管、所述第二PMOS晶體管和所述第三PMOS晶體管導(dǎo)通之后，所述第一NMOS晶體管、所述第二NMOS晶體管和所述第三NMOS晶體管導(dǎo)通。
4.根據(jù)權(quán)利要求1所述的電路，其中，在所述采樣階段期間，從所述第一PMOS晶體管和所述第一NMOS晶體管的所述柵極端子去除所述柵極信號(hào)以電斷開所述第一采樣端子和所述第二采樣端子。
5.根據(jù)權(quán)利要求1所述的電路，其中，在所述采樣階段期間，從所述第二PMOS晶體管和所述第二NMOS晶體管的所述柵極端子去除所述柵極信號(hào)以電斷開所述第一DAC輸出和所述第一DAC端子。
6.根據(jù)權(quán)利要求1所述的電路，其中，在所述采樣階段期間，從所述第三PMOS晶體管和所述第三NMOS晶體管的所述柵極端子去除所述柵極信號(hào)以電斷開所述第二DAC輸出和所述第二DAC端子。
7.根據(jù)權(quán)利要求1所述的電路，其中，所述ADC包括第四開關(guān)，所述第四開關(guān)被配置為在所述采樣階段期間電連接所述第一求和端子和所述第二求和端子并且在所述傳遞階段期間電斷開所述第一求和端子和所述第二求和端子。
8.根據(jù)權(quán)利要求1所述的電路，其中，所述DAC包括第五開關(guān)，所述第五開關(guān)被配置為在所述采樣階段期間電連接所述第一DAC端子和所述第二DAC端子并且在所述傳遞階段期間電斷開所述第一DAC端子和所述第二DAC端子。
9.根據(jù)權(quán)利要求1所述的電路，其中，所述ADC包括具有第一輸入和第二輸入的差分積分器，所述第一輸入和所述第二輸入在所述傳遞階段期間耦合到相應(yīng)的所述第一求和端子和所述第二求和端子以對(duì)所述第一求和端子和所述第二求和端子處的剩余電荷進(jìn)行積分。
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