[發明專利]輸入至設置競爭中的最舊操作等待時間指示

在審

• 申請號: 202080063530.4
• 申請日: 2020-09-03
• 公開（公告）號: CN114402303A
• 公開（公告）日: 2022-04-26
• 發明（設計）人: 保羅·詹姆斯·莫耶
• 申請（專利權）人: 超威半導體公司
• 主分類號: G06F12/0811
• 分類號: G06F12/0811;G06F12/0877;G06F12/0893
• 代理公司: 上海勝康律師事務所 31263
• 代理人: 李獻忠;張華

公開了用于動態調整高速緩存策略以減少執行核心等待時間的系統、設備和方法。處理器包括高速緩存子系統。所述高速緩存子系統包括一個或多個高速緩存級別和一個或多個高速緩存控制器。高速緩存控制器將高速緩存級別劃分為兩個測試部分和剩余部分。所述高速緩存控制器將第一策略應用于第一測試部分并將第二策略應用于第二測試部分。所述高速緩存控制器確定所述執行核心等待訪問所述第一和第二測試部分所花費的時間量。如果所述第一測試部分的所測量等待時間小于所述第二測試部分的所測量等待時間，則所述高速緩存控制器將所述第一策略應用于所述剩余部分。否則，所述高速緩存控制器將所述第二策略應用于所述剩余部分。

背景技術

相關技術的描述

除了計算裝置中的主存儲器之外，大多數現代計算裝置還提供至少一級高速緩存存儲器(或高速緩存)。通常，高速緩存是容量較小、訪問速度較快的存儲器，所述高速緩存用于存儲有限數量的數據和指令的副本，這些數據和指令用于執行更靠近執行操作的計算裝置中的功能塊的各種操作。高速緩存通常使用例如靜態隨機存取存儲器(SRAM)集成電路或其它類型的存儲器電路的高速存儲器電路來實現。當處理器請求訪問存儲在存儲器中的數據時，處理器首先確定數據的副本是否存儲在高速緩存中。如果是，則處理器訪問高速緩存，從而促進更有效地訪問數據。

附圖說明

通過結合附圖參考以下描述，可更好地理解本文描述的方法和機制的優點，在附圖中：

圖1是計算系統的一個實現方式的框圖。

圖2是處理器的一個實現方式的框圖。

圖3是確定高速緩存的性能最優策略的一個實現方式的框圖。

圖4是示出用于確定高速緩存的性能最優策略的方法的一個實現方式的概括流程圖。

圖5是示出用于監控最舊未決高速緩存訪問的方法的一個實現方式的概括流程圖。

圖6是示出用于動態調整高速緩存策略以提高性能的方法的一個實現方式的概括流程圖。

具體實施方式

在以下描述中，闡述了眾多特定細節以提供對本文呈現的方法和機制的透徹理解。然而，本領域普通技術人員應該認識到，可以在沒有這些具體細節的情況下實踐各種實現方式。在一些情況下，并未詳細示出眾所周知的結構、組件、信號、計算機程序指令和技術，以避免混淆本文所述的方法。應了解，為了說明的簡單和清晰，圖中所示的元件不一定按比例繪制。例如，一些元件的尺寸可相對于其它元件被放大。

本文公開了用于動態調整高速緩存策略以減少執行核心等待時間的各種系統、設備、方法和計算機可讀介質。在一個實現方式中，處理器至少包括執行核心和高速緩存子系統。高速緩存子系統包括一個或多個高速緩存級別和一個或多個高速緩存控制器。高速緩存控制器將高速緩存級別劃分為三個部分，包括兩個測試部分和不同于兩個測試部分的第三部分。高速緩存控制器將第一策略應用于第一測試部分，同時將第二策略應用于第二測試部分。第一和第二策略中的每一個指定行為和屬性，例如高速緩存行替換和插入策略、請求優先級、推測提示、搶先響應生成等。例如，搶先響應生成策略指定高速緩存是否應在其已知高速緩存命中/未命中狀態或DRAM頁面打開/關閉狀態之前搶先發送響應。高速緩存控制器還確定執行核心等待訪問第一和第二測試部分所花費的時間量。在各種實施方案中，高速緩存控制器本身監控和/或測量此時間量。在其它實施方案中，另一組件監控和/或測量此時間量并且高速緩存控制器訪問監控和/或測量的時間量(例如，存儲在存儲器位置、寄存器等中)。各種此類實施方案是可能的并且設想各種此類實施方案。如果第一測試部分的所測量等待時間小于第二測試部分的所測量等待時間，則高速緩存控制器將第一策略應用于第三部分。否則，如果第二測試部分的所測量等待時間小于第一測試部分的所測量等待時間，則高速緩存控制器將第二策略應用于第三部分。在一些實現方式中，第三部分表示高速緩存的剩余部分(即，高速緩存的所有剩余部分)，并且在一些實現方式中，第三部分表示少于高速緩存的剩余部分。盡管為了便于討論，以下描述經常提及高速緩存的剩余部分，但應理解，根據實施方案，預期所有或少于所有剩余部分。