[發明專利]用于存儲器應用的垂直晶體管制造

在審

• 申請號: 202080012010.0
• 申請日: 2020-01-03
• 公開（公告）號: CN113366639A
• 公開（公告）日: 2021-09-07
• 發明（設計）人: 安在洙;托馬斯·權;馬亨德拉·帕卡拉
• 申請（專利權）人: 應用材料公司
• 主分類號: H01L27/11582
• 分類號: H01L27/11582;H01L27/1157;H01L29/792
• 代理公司: 北京律誠同業知識產權代理有限公司 11006
• 代理人: 徐金國;趙靜

本公開內容的實施方式提供用于形成具有準確的輪廓和針對制造三維(3D)堆疊存儲器單元半導體裝置的尺寸控制的階梯狀結構的設備和方法。在一個實施方式中，一種存儲器單元裝置包含：膜堆疊結構，所述膜堆疊結構包含：水平地形成在基板上的交替的成對的介電層和導電結構，形成在所述膜堆疊結構中的開口，其中所述開口被填充有通道層和中心填充層，和設置在所述導電結構與所述通道層之間的保護襯墊層。

背景

領域

本公開內容的實施方式總體涉及制造垂直類型存儲器單元半導體裝置的方法，并且更特定地涉及用于半導體制造應用的制造具有階梯狀結構的垂直類型存儲器單元半導體裝置的方法。

相關技術的說明

對于半導體裝置的下一代的超大規模集成(VLSI)和特大規模集成(ULSI)而言，可靠地產生亞半微米和更小的特征是關鍵的技術挑戰之一。然而，隨著電路技術的極限被推進，VLSI和ULSI互連技術的尺寸不斷地縮小對于處理能力已經提出額外的要求。在基板上可靠地形成柵極結構對于VLSI和ULSI的成功和就提升電路密度和個別的基板和小片(die)的品質方面的持續努力是重要的。

圖案化的掩模(例如，光刻膠層)經常被使用于通過蝕刻工藝在基板上形成結構(例如，柵極結構、淺槽隔離(STI)、咬合線(bite line)和類似物)。常規地，圖案化的掩模是通過使用光刻工藝以利用光學的方式將具有期望的臨界尺寸的圖案轉移至光刻膠層來制造的。然后，使得光刻膠層顯影以去除光刻膠的不期望的部分，從而在剩余的光刻膠中產生開口。

為了使得能夠制造下一代的裝置和結構，經常利用半導體存儲器芯片的三維(3D))疊來改善晶體管的性能。通過以三維(代替常規的二維)的方式來布置晶體管，可以將多個晶體管彼此非常靠近地放置在集成電路(IC)中。半導體芯片的三維(3D)堆疊減小導線長度并且保持低的布線延遲。在制造半導體芯片的三維(3D)堆疊中，經常利用階梯狀結構以允許多個互連結構設置于所述階梯狀結構上，從而形成高密度的垂直晶體管裝置。

當在設置于基板上的膜堆疊結構(stack)中形成階梯狀結構時，重復地執行蝕刻工藝連同光刻膠修整工藝，以利用作為蝕刻掩模的被順序地修整的光刻膠層來蝕刻膜堆疊結構。在描繪于圖1A中的示例性的實施方式中，被修整的光刻膠層(未示出)可作為蝕刻掩模層，以將結構轉移至設置在基板104上的膜堆疊結構120上而在用于形成半導體裝置100的基板104上形成階梯狀結構110。如在圖1B中所示的，膜堆疊結構120通常包含：層120a、120b的交替的層(示為120a1、120b1、120a2、120b2、······、120a5、120b5)(這些交替的層或為導電層或為絕緣層)。在蝕刻期間，光刻膠層被順序地修整為不同的尺寸，同時作為用于形成具有不同寬度的階梯狀結構110的蝕刻掩模。

如在圖1A和圖1B中所示的，在制造位于基板104上的階梯狀結構110期間，形成于階梯狀結構110中的每個階梯具有所述階梯的期望的寬度，以允許在所述階梯上形成通道125(例如，開口)。在需要較高的裝置性能的一些實施方式中，可利用交替的層120a、120b的不同材料。舉例而言，當需要具有裝置性能的較高電遷移率(mobility)時，經常在階梯狀結構110中利用金屬導電材料。如在圖1C中所描繪的，在一個示例中，交替的層120a、120b中的第二層120b(在圖1B中被示為120b1、……、120b5)可從階梯狀結構110去除，并且利用含金屬的層150來代替，以改善裝置100的電性能。然而，當從階梯狀結構110中去除原始的第二層120b(在圖1B中示為120b1、……、120b5)以利用含金屬的層150來代替或插入含金屬的層150(如在圖1C中所描繪的)時，由于在界面處的選擇性蝕刻，經常在含金屬的層150之間的界面130處發現殘留物和/或表面粗糙部分152，從而在界面130處產生不良的電接觸，最終導致裝置故障或電性能下降。

因此，需要用于形成具有準確的輪廓和針對半導體裝置的三維(3D)堆疊的尺寸控制的階梯狀結構的改善的方法和設備。