[發明專利]基于慢時鐘信號的多重捕獲全速掃描測試

在審

• 申請號: 202080011683.4
• 申請日: 2020-01-28
• 公開（公告）號: CN113383242A
• 公開（公告）日: 2021-09-10
• 發明（設計）人: J-F·科特
• 申請（專利權）人: 西門子工業軟件有限公司
• 主分類號: G01R31/3185
• 分類號: G01R31/3185
• 代理公司: 廣州華進聯合專利商標代理有限公司 44224
• 代理人: 景懷宇

一種電路，包括多個時鐘控制裝置。每個時鐘控制裝置被配置成生成用于電路中特定時鐘域的掃描測試時鐘信號，并且包括電路，該電路被配置成基于慢時鐘信號的特定時鐘脈沖和掃描使能信號將快時鐘信號的時鐘脈沖選擇為用于特定時鐘域的掃描捕獲時鐘脈沖。針對不同的時鐘域的多組掃描捕獲時鐘脈之間的順序和間隔對應于慢時鐘信號的時鐘脈沖的順序和間隔。

相關申請

本申請要求于2019年1月30日提交的申請號為62/798,530的美國臨時專利申請的利益，該美國臨時專利申請通過引用整體上并入本文。

技術領域

當前公開的技術涉及用于掃描測試的時鐘控制和生成。所公開的技術的各種實施方式對于具有多個時鐘域的電路的全速掃描測試是特別有用的。

背景技術

集成電路通常采取多個步驟來執行功能，并且使用稱為“系統時鐘”的電信號來調整這些步驟中的每一步驟以多快的速度來執行。系統時鐘脈沖的頻率越高，集成電路的工作速度就越快。時鐘(也稱為“時鐘信號”)具有周期，所述周期指明重復的高模式和低模式的持續時間。該周期與時鐘頻率成反比。時鐘的占空比是周期中的高模式時間與低模式時間的比率，通常為50％。

集成電路可以具有用于同時執行多個任務的多個系統時鐘。不同的系統時鐘可以控制集成電路的不同部分或區域。這些區域被稱為時鐘域。隨著集成電路增長到包括數十億個轉換區，幾乎不可能將其設計成平坦的(沒有分區)。電子設計自動化(ElectronicDesign Automation，EDA)工具將不能有效地處理它們。此外，從一種設計到另一種設計中會有知識產權(IP)的大程度再利用。稱為片上系統(Systems-on-A-Chip，SOC)的大型設計包括大量的“核心”，這些核心用作構建塊(也稱為電路塊)。每個內核可以有一個或多個時鐘域。

無論制造過程處于原型階段還是大批量制造階段，電路缺陷都是不可避免的。因此，有必要在制造過程中對芯片進行測試。結構化測試試圖確定測試中的電路已按照結構化網表中指明的一些低級構建塊進行了正確組裝，并且確定這些低級構建塊及其布線連接的制造沒有缺陷。掃描測試是結構化測試中最常用的技術。根據這種技術，一系列已知的值(測試刺激或測試模式(test pattern))通過它們的順序輸入被移入(shift-in)到(或被加載到)被稱為掃描單元的狀態元素(state element)中。這些掃描單元互連成用于掃描測試的掃描鏈。通過將集成電路置于被稱為移位模式的特殊模式中，然后施加一系列被稱為“移位脈沖”或“移位時鐘脈沖”的時鐘脈沖來發生移入。每個移位時鐘脈沖將測試刺激位推入每個掃描鏈中的掃描單元。這持續到掃描鏈中的所有掃描單元都填充測試模式位為止。

然后，將稱為“捕獲脈沖”或“捕獲時鐘脈沖”的一個或多個時鐘脈沖施加到電路，就像它們在正常操作中一樣。這被稱為捕獲模式。在測試模式位被注入到電路之后，測試結果(測試響應)被“捕獲”并且被存儲在掃描單元中。然后，電路返回到移位模式，并且通過每個附加的時鐘脈沖，隨著新測試模式的每個位被推入或移入，測試響應位被推出或移出。然后將移出的測試響應與預期結果進行比較，以確定并定位任何錯誤。移位模式和捕獲模式可以合稱為測試模式。移位時鐘脈沖和捕獲時鐘脈沖可以從系統時鐘信號導出或從測試器提供。為了降低功率損耗，移位時鐘脈沖的頻率通常保持低于系統時鐘信號的頻率，例如，介于20MHz和100MHz之間的頻率與幾個GHz頻率的關系。

傳統上，每個時鐘域一次測試一個，從而允許生成可靠的測試模式。然而，缺點是，由于每個時鐘域需要一組測試模式，因此需要大量的測試模式。這顯著地增加了總體測試時間。另一種方法是將同步捕獲時鐘信號施加到多個時鐘域。這種方法雖然減少了測試時間，但由于在測試模式生成期間跨時鐘域傳播的數據被標記為未知值，因此將導致測試覆蓋率損失。上述兩種方法也不能用于檢測時鐘域間(inter-clock-domain)故障。