[實用新型]芯片內部地平面版圖結構

有效

• 申請號: 202022936320.1
• 申請日: 2020-12-10
• 公開（公告）號: CN213845271U
• 公開（公告）日: 2021-07-30
• 發明（設計）人: 崔露霞;邊亞磊;劉新宇;劉芮;朱影
• 申請（專利權）人: 思諾威科技（無錫）有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L27/12
• 代理公司: 南京智造力知識產權代理有限公司 32382
• 代理人: 張明明

本實用新型公開了新型芯片內部地平面版圖結構，屬于芯片設計技術領域。芯片內部地平面版圖采用地線單元陣列進行平面鋪設，地線單元陣列包括多個相互之間能夠完整對接的地線單元。所有接地區域實現全面積鋪設，層與層之間通過大量的通孔充分連接，減少地線寄生電阻；地線單元滿足全部工藝需求，因此對于任意寬度、面積和形狀的接地版圖區域，均不需要考慮金屬密度以及打孔工藝的問題，地線單元陣列適合大部分的版圖設計工藝；盡可能大的接地面積將IR DROP盡可能的降到最小，從而保證各模塊的地電位一致；調用多個地線單元構成陣列時，各地線單元之間無縫對接，不易出錯、鋪設方便。

技術領域

本實用新型屬于芯片設計技術領域，更具體地，涉及芯片內部地平面版圖結構。

背景技術

芯片版圖結構中各模塊，特別是射頻電路模塊，需要良好的接地。

現有技術中，各模塊的地線需要由長線連接到地連線引腳(PAD)，因此長地線占用了較大的版圖面積，并且走線過長，還導致過大的寄生電感和電源和地網絡上電壓下降或升高(IR DROP)。

此外，如果長走線采用大面積的金屬層地線，會導致版圖上金屬局部密度過高，影響良率，也不滿足版圖設計規則；傳統的大面積的金屬連線接地，會導致接地寄生較大，并且在CMOS/SiGe/SOI等硅基工藝中無法實現；

在處理各模塊到地PAD的距離不同、金屬密度以及打孔工藝等各類問題時，不同的版圖工程師的處理方式不同，因此會導致各模塊地線到地PAD的走線長短、寬度各不相同，進而導致模塊之間的局部地電位也各不相同；甚至，在版圖設計過程中出現地線走線混亂、走線過窄不易被發現、版圖設計效率低，容易出現地接觸非常差的情況，極端情況下還會出現由于走線過細導致接地處熔斷的問題。

實用新型內容

本實用新型的目的是，為了克服現有技術所存在的不足而提出了芯片內部地平面版圖結構，采用地線單元組成陣列對芯片內部地線版圖區域進行平面鋪設，實現面接地。

本實用新型提出如下技術方案。

芯片內部地平面版圖采用地線單元陣列進行平面鋪設，地線單元陣列包括多個相互之間能夠完整對接的地線單元。

每個地線單元包括有源層和k層金屬，有源層與第一層金屬之間采用多個通孔連接，第一層金屬與第二層金屬之間采用多個通孔連接，以此類推，第k-1層金屬與第k層金屬之間采用多個通孔連接。

優選地，

以工藝規則要求的金屬密度為限值，各層金屬的寬度按最大值設計。

優選地，

有源層與第一層金屬之間通孔的數量由有源層與第一層金屬投影重疊的面積決定，相鄰兩層金屬之間通孔的數量由相鄰兩層金屬投影重疊的面積決定。

優選地，

地線單元陣列鋪設在被保護信號線的正上方，為被保護信號線提供接地通路，被保護信號線與地線單元陣列之間通過各層金屬之間的多個通孔連接。

優選地，

地線單元陣列鋪設在被保護信號線的正下方，為被保護信號線提供接地通路，被保護信號線與地線單元陣列之間通過各層金屬之間的多個通孔連接。

優選地，

被保護信號線從地線單元陣列中穿過時，將各地線單元中第m層金屬刪除，并將被保護信號線作為第m層，其中1≤m≤k；

與被保護信號線相鄰的第m-1層金屬和第m+1層金屬為被保護信號線提供接地通路。

本實用新型采用以上技術方案，與現有技術相比，具有以下技術效果：