[實(shí)用新型]一種加速單元以及電子設(shè)備

有效

• 申請?zhí)枺?/td>: 202022019640.0
• 申請日: 2020-09-15
• 公開（公告）號: CN212846786U
• 公開（公告）日: 2021-03-30
• 發(fā)明（設(shè)計）人: 不公告發(fā)明人
• 申請（專利權(quán)）人: 中科寒武紀(jì)科技股份有限公司
• 主分類號: G06F15/167
• 分類號: G06F15/167;G06F15/173
• 代理公司: 北京維昊知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11804
• 代理人: 李波;孫新國

本披露涉及一種加速單元、加速組件、加速裝置以及電子設(shè)備。其中該加速單元可以包括在組合處理裝置中，該組合處理裝置還可以包括互聯(lián)接口和其他處理裝置。所述加速單元與其他處理裝置進(jìn)行交互，共同完成用戶指定的計算操作。組合處理裝置還可以包括存儲裝置，該存儲裝置分別與加速單元和其他處理裝置連接，用于該加速單元和其他處理裝置的數(shù)據(jù)服務(wù)。借助于本披露的內(nèi)容，實(shí)現(xiàn)高速處理海量數(shù)據(jù)。

技術(shù)領(lǐng)域

本披露一般地涉及處理器技術(shù)領(lǐng)域。更具體的，本披露涉及一種加速單元、加速組件、加速裝置、電路板以及電子設(shè)備。

背景技術(shù)

目前，隨著人工智能(AI，Artificial Intelligence)和機(jī)器學(xué)習(xí)(MachineLearning)的快速發(fā)展，未來對超高性能處理器的需求將越來越大，同時大數(shù)據(jù)時代對數(shù)據(jù)的處理提出更高的需求。高性能處理器及集群需要完成海量數(shù)據(jù)的實(shí)時處理，在規(guī)定的時間內(nèi)完成復(fù)雜模型的訓(xùn)練和推理等。ASIC(Application Specific Integrated Circuit)是專用加速芯片，可以用于訓(xùn)練深度神經(jīng)網(wǎng)絡(luò)。ASIC可以在更短的時間內(nèi)完成工作，比非并行處理超級計算機(jī)使用的數(shù)據(jù)中心基礎(chǔ)架構(gòu)少得多。

然而，面對海量的數(shù)據(jù)時，單個ASIC性能再強(qiáng)大也難免勢單力薄，為了獲得更強(qiáng)大的算力，常用的方案采用多個ASIC加速芯片。但是，對于多個ASIC互連構(gòu)成的多卡網(wǎng)絡(luò)而言，超高的數(shù)據(jù)吞吐量對于ASIC的數(shù)據(jù)傳輸帶寬帶來了重大的挑戰(zhàn)。因此如何設(shè)計芯片之間的互聯(lián)方案以提高整個系統(tǒng)的計算能力，達(dá)到高效處理海量數(shù)據(jù)，成為了構(gòu)建高性能處理器集群的關(guān)鍵技術(shù)問題。

實(shí)用新型內(nèi)容

為了解決上述技術(shù)問題，本披露提供了一種能夠提高計算能力的加速單元、加速組件、加速裝置、電路板以及電子設(shè)備。

在一個方面，本披露提供一種加速單元，包括M個本單元加速卡，每個本單元加速卡包括內(nèi)接端口，每個本單元加速卡通過內(nèi)接端口與其他的本單元加速卡相連接，其中，M個本單元加速卡在邏輯上形成為L*N規(guī)模的加速卡矩陣，L和N為不小于2的整數(shù)。

在又一個方面，本披露提供一種電子設(shè)備，包括如上所述的加速單元。

本披露方案中，加速單元由多個加速卡組成，對于多個加速卡，每個加速卡通過該加速卡的內(nèi)接端口與其他加速卡相連接，實(shí)現(xiàn)加速卡間的互連，這樣的設(shè)置能夠有效提高加速單元的計算能力，有利于提升處理海量數(shù)據(jù)的速度。并且，對于加速組件和加速裝置，通過加速單元間的互聯(lián)方式，可以使得整個系統(tǒng)的延時最小，能夠最大限度的滿足系統(tǒng)在處理海量數(shù)據(jù)的同時對實(shí)時性的要求，有利于提高整個系統(tǒng)的計算能力以及實(shí)現(xiàn)系統(tǒng)高速處理海量數(shù)據(jù)的目的。

附圖說明

通過參考附圖閱讀下文的詳細(xì)描述，本披露示例性實(shí)施方式的上述以及其他目的、特征和優(yōu)點(diǎn)將變得易于理解。在附圖中，以示例性而非限制性的方式示出了本披露的若干實(shí)施方式，并且相同或?qū)?yīng)的標(biāo)號表示相同或?qū)?yīng)的部分，其中：

圖1a為披露一個實(shí)施方式中加速單元結(jié)構(gòu)示意圖

圖1b、圖2、圖3、圖4以及圖5a-圖5c為本披露實(shí)施例的加速單元的多個結(jié)構(gòu)示意圖；

圖6-圖11為本披露實(shí)施例的加速組件的多個結(jié)構(gòu)示意圖；

圖12a-圖12c為加速組件表示成網(wǎng)絡(luò)拓?fù)涞氖疽鈭D；

圖13為本披露實(shí)施例的包括多個加速單元的加速裝置示意圖；

圖14為一個實(shí)施例中加速裝置對應(yīng)的網(wǎng)絡(luò)拓?fù)涫疽鈭D；

圖15為另一個實(shí)施例中加速裝置對應(yīng)的網(wǎng)絡(luò)拓?fù)涫疽鈭D；

圖16-圖20為本披露實(shí)施例的包括多個加速組件的加速裝置的多個示意圖；

圖21為又一種加速裝置的網(wǎng)絡(luò)拓?fù)涫疽鈭D；