[實用新型]一種優化LED顯示屏耦合的驅動電路及芯片

有效

• 申請號: 202021057217.3
• 申請日: 2020-06-10
• 公開（公告）號: CN212135910U
• 公開（公告）日: 2020-12-11
• 發明（設計）人: 馮勇奇;胡淵;郭安華
• 申請（專利權）人: 深圳市富滿電子集團股份有限公司
• 主分類號: G09G3/32
• 分類號: G09G3/32
• 代理公司: 北京酷愛智慧知識產權代理有限公司 11514
• 代理人: 占麗君

1.一種優化LED顯示屏耦合的驅動電路，其特征在于，包括串轉并數據處理模塊、存儲模塊、分組寄存器模塊、分組算法模塊和顯示輸出模塊；

外部串行輸入數據連接串轉并數據處理模塊的輸入端，串轉并數據處理模塊的輸出端通過所述存儲模塊連接至顯示輸出模塊的輸入端，串轉并數據處理模塊的輸出端還通過依次串聯所述分組寄存器模塊和分組算法模塊至顯示輸出模塊的輸入端，顯示輸出模塊的控制端連接至分組算法模塊的控制端，顯示輸出模塊的輸出端輸出顯示數據，傳輸給LED顯示屏。

2.根據權利要求1所述優化LED顯示屏耦合的驅動電路，其特征在于，

所述分組寄存器模塊包括若干個寄存器組，每個寄存器組為由k個寄存器構成的k*8bit寄存器組；所述寄存器組包括第一寄存器組和多個第二寄存器組，所述第一寄存器組用于配置顯示總時長，所述第二寄存器組用于配置每個分段的顯示時間。

3.根據權利要求2所述優化LED顯示屏耦合的驅動電路，其特征在于，

每個寄存器組中寄存器的輸出端組成寄存器組總線，寄存器的時鐘端連接至輸入時鐘；寄存器的輸入端接收外部配置數據。

4.根據權利要求2所述優化LED顯示屏耦合的驅動電路，其特征在于，

所述分組算法模塊包括計數器、以及多個運算模塊；輸入時鐘連接至計數器的輸入端；計數器的控制端作為分組算法模塊的控制端；

所述運算模塊用于將一個輸入值與計數器進行比較，和/或用于將兩個輸入值相加后，與計數器進行比較。

5.根據權利要求4所述優化LED顯示屏耦合的驅動電路，其特征在于，

所述運算模塊由一比較器構成；計數器的輸出端連接至比較器的一輸入端，分組寄存器模塊中寄存器組的輸出端或任一運算模塊中加法器的輸出端連接至比較器的另一輸入端，比較器的輸出端連接至顯示輸出模塊的輸入端。

6.根據權利要求5所述優化LED顯示屏耦合的驅動電路，其特征在于，

由一比較器構成的所述運算模塊中，連接比較器的一輸入端的分組寄存器模塊中寄存器組為所述第一寄存器組或第二寄存器組。

7.根據權利要求4所述優化LED顯示屏耦合的驅動電路，其特征在于，

所述運算模塊由一比較器和一加法器構成；分組寄存器模塊中任意兩個寄存器組的輸出端，或者是任意兩個運算模塊中加法器的輸出端，或者是分組寄存器模塊中任一寄存器組的輸出端和任一運算模塊中加法器的輸出端分別連接至加法器的兩個輸入端；加法器的輸出端連接至比較器的一輸入端，計數器的輸出端連接至比較器的另一輸入端，比較器的輸出端連接至顯示輸出模塊的輸入端。

8.一種優化LED顯示屏耦合的驅動芯片，其特征在于，

包括權利要求1-7中任一權利要求所述的驅動電路。