[實用新型]半實物仿真設備有效
| 申請?zhí)枺?/td> | 202020346074.1 | 申請日： | 2020-03-18 |
| 公開（公告）號： | CN211857209U | 公開（公告）日： | 2020-11-03 |
| 發(fā)明（設計）人： | 嚴明銘 | 申請（專利權）人： | 上海仁童電子科技有限公司 |
| 主分類號： | G05B17/02 | 分類號： | G05B17/02 |
| 代理公司： | 北京集佳知識產權代理有限公司 11227 | 代理人： | 夏菁 |
| 地址： | 200235 上海市徐匯區(qū)中山西*** | 國省代碼： | 上海;31 |
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| 摘要： | |||
| 搜索關鍵詞： | 實物 仿真 設備 | ||
1.一種半實物仿真設備，其特征在于，包括：
上位機；
與所述上位機通信連接的實時仿真機，所述實時仿真機包括CPU；
與所述實時仿真機通信連接的高速仿真板卡，所述高速仿真板卡包括時鐘電路、主控單元和模型解算FPGA芯片，所述主控單元和所述模型解算FPGA芯片通信連接，所述時鐘電路與所述模型解算FPGA芯片連接；以及，
與所述高速仿真板卡通信連接的預設IO設備，所述預設IO設備包括模擬量IO設備和/或數(shù)字量IO設備，所述模擬量IO設備用于連接第一待測實物設備，所述數(shù)字量IO設備用于連接第二待測實物設備。
2.根據(jù)權利要求1所述的半實物仿真設備，其特征在于，所述主控單元為基于FPGA或ARM的主控單元。
3.根據(jù)權利要求1所述的半實物仿真設備，其特征在于，所述高速仿真板卡與所述模擬量IO設備和/或所述數(shù)字量IO設備，通過光纖通信方式連接。
4.根據(jù)權利要求1所述的半實物仿真設備，其特征在于，所述時鐘電路為可編程時鐘電路；
所述主控單元還與所述可編程時鐘電路連接。
5.根據(jù)權利要求4所述的半實物仿真設備，其特征在于，所述高速仿真板卡的數(shù)量為至少兩個；
所述半實物仿真設備還包括：與所有所述高速仿真板卡通信連接的FPGA模型數(shù)據(jù)交互設備，所述FPGA模型數(shù)據(jù)交互設備包括寄存器；
所述高速仿真板卡還包括：與所述可編程時鐘電路連接的外部時鐘輸入接口。
6.根據(jù)權利要求5所述的半實物仿真設備，其特征在于，所述FPGA模型數(shù)據(jù)交互設備還包括：不少于所述高速仿真板卡的數(shù)量的同步時鐘輸出接口；
每個所述外部時鐘輸入接口分別與一個所述同步時鐘輸出接口連接。
7.根據(jù)權利要求1所述的半實物仿真設備，其特征在于，所述實時仿真機通過PCI總線或PCIe總線與所述CPU進行通信連接。
8.根據(jù)權利要求1所述的半實物仿真設備，其特征在于，所述高速仿真板卡還與所述上位機通信連接。
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