[發明專利]一種高精度數據延遲線的物理實現結構

有效

• 申請號: 202011644583.3
• 申請日: 2020-12-31
• 公開（公告）號: CN112702044B
• 公開（公告）日: 2021-10-12
• 發明（設計）人: 王銳;關娜;莫軍;李建軍;王亞波
• 申請（專利權）人: 廣芯微電子（廣州）股份有限公司
• 主分類號: H03K5/135
• 分類號: H03K5/135;H03K5/133
• 代理公司: 廣州三環專利商標代理有限公司 44202
• 代理人: 陳旭紅;吳落

本發明公開了一種高精度數據延遲線的物理實現結構，包括襯底和安裝在襯底上的若干級element；每一級element中的元件包括緩沖器、反相器、第一與非門、第二與非門和第三與非門；第n級element中的元件與第(n?1)級element中的元件沿X軸對稱；每一級element的第三與非門與其相鄰element的第三與非門之間連接線等長；每一級element的第一與非門與其相鄰element的緩沖器之間連接線等長。本發明按照不同級數的element以及每一級element中的元件的連接關系擺放每一個元件，實現相鄰級element之間的物理連線不被其他信號串擾影響，滿足數據延遲線的每一級相移相同的要求，提高數據延遲線實現效率。

技術領域

本發明涉及集成電路技術領域，尤其涉及一種高精度數據延遲線的物理實現結構。

背景技術

數字延遲線(Digital Delay Line，DDL)主要實現的功能是將數字信號做特定的延遲在輸出實現一定的相移特性。數字延遲線優勢在于工藝兼容。數字延遲線廣泛應用于通信系統、測量儀器、彩色電視系統等中。隨著通信帶寬速度提升以及測量精確度的進一步提高，數字延遲線的精度要求也隨之提升。

針對數字延遲線物理實現方式，數字物理設計者一般會使用EDA工具完成自動化擺放，通過時序報告抓取比較每一級輸入的物理延時長度，通過ECO方式調整標準單元驅動大小以及繞線最終滿足物理延時長度分別等長的要求，但是不同元件間的絕對物理延時長度往往不可控，會造成每一級相移存在一定偏差。

發明內容

本發明目的在于，提一種高精度數據延遲線的物理實現結構，按照物理就近原則順次擺放每一級element，實現數字延遲線中每一級element的延遲時間相同，且各級元件的物理連線不被其他信號串擾影響。

為實現上述目的，本發明實施例提供一種高精度數據延遲線的物理實現結構，包括襯底和安裝在襯底上的若干級element；每一級element中的元件包括緩沖器、反相器、第一與非門、第二與非門和第三與非門；其中，反相器的輸入端接收選通信號；所述第一與非門的不同輸入引腳分別連接所述緩沖器的輸出端和所述反相器的輸出端；所述第二與非門的不同輸入引腳分別連接所述緩沖器的輸出端和接收選通信號；所述第三與非門的輸入引腳連接所述第二與非門的輸出端；第n級element中的元件與第(n-1)級element中的元件沿X軸對稱；第n級element的第三與非門的輸出端與第(n-1)級element的第三與非門的輸入端相連，且每一級element的第三與非門與其相鄰element的第三與非門之間連接線等長；第(n-1)級element的第一與非門的輸出端與第n級element的緩沖器的輸入端相連，且每一級element的第一與非門與其相鄰element的緩沖器之間連接線等長。

優選地，第1級element的緩沖器的輸入端作為數據延遲線的輸入端，第三與非門的輸出端作為數據延遲線的輸出端；最后一級element的第三與非門的輸出端接高電平。

優選地，每一級element按照物理就近原則順次擺放安裝于襯底上。

優選地，每一級element中的元件按照反相器、緩沖器、第一與非門、第二與非門、第三與非門的順序依次排列，固定在所述襯底上。

優選地，在數據延遲線表面覆蓋有均勻間隔排列且互不相交的vss金屬線。

優選地，數據延遲線中的各元件間的連線以繞線最短實現物理繞接電線，并在繞接的電線外設置有阻擋層。

本發明的實施例，具有如下有益效果：