[發(fā)明專利]快速篩選極端PVT角對應極端RC角的方法、裝置及電子設備有效
| 申請?zhí)枺?/td> | 202011643869.X | 申請日: | 2020-12-30 |
| 公開(公告)號: | CN112597722B | 公開(公告)日: | 2023-03-07 |
| 發(fā)明(設計)人: | 白海銀;黃瑞鋒 | 申請(專利權)人: | 海光信息技術股份有限公司 |
| 主分類號: | G06F30/33 | 分類號: | G06F30/33 |
| 代理公司: | 北京市廣友專利事務所有限責任公司 11237 | 代理人: | 張仲波 |
| 地址: | 300000 天津市濱海新區(qū)天津華苑*** | 國省代碼: | 天津;12 |
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| 摘要: | |||
| 搜索關鍵詞: | 快速 篩選 極端 pvt 對應 rc 方法 裝置 電子設備 | ||
1.一種快速篩選極端工藝電壓溫度PVT角對應極端電阻電容RC角的方法,其特征在于,包括:
搭建兩種以上不同邏輯電路,畫出對應版圖并從中抽取寄生參數(shù)網表;
基于預先選定的PVT角,遍歷所有RC角構建工藝組合,并利用所述寄生參數(shù)網表對所述兩種以上不同邏輯電路進行仿真,其中RC角表示版圖上金屬-氧化物半導體場效應晶體管MOSFET與金屬互連線之間的寄生電阻電容參數(shù)情況;
測量每個電路在每種工藝組合下的延時;
對同一電路在不同RC角下的延時做歸一化處理,并將同一RC角下不同電路歸一化之后的延時進行相加,得到與RC角一一對應的延時加和;
將所述延時加和按大小進行排序;
根據所述延時加和的排序確定所述預先選定的PVT角對應的極端RC角;
其中,所述根據所述延時加和的排序確定所述預先選定的PVT角對應的極端RC角,包括:
若所述預先選定的PVT角是TT_Vnor_Tnor,其中TT_Vnor_Tnor表示N型金屬-氧化物-半導體NMOS和P型金屬-氧化物-半導體PMOS晶體管工藝均為平均值、電壓常規(guī)和溫度常規(guī),則選擇排序后居中的延時加和所對應的RC角作為所述預先選定的PVT角對應的極端RC角,或者選擇距離排序后第一個延時加和和最后一個延時加和兩者平均值最接近的延時加和所對應的RC角作為所述預先選定的PVT角對應的極端RC角;
若所述預先選定的PVT角不是TT_Vnor_Tnor,則選擇排序后第一個延時加和所對應的RC角和最后一個延時加和所對應的RC角作為所述預先選定的PVT角對應的極端RC角。
2.根據權利要求1所述的方法,其特征在于,所述搭建兩種以上不同邏輯電路,包括:
采用不同閾值電壓、不同驅動能力、和/或不同功能的標準單元搭建所述兩種以上不同邏輯電路。
3.根據權利要求1所述的方法,其特征在于,所述將同一RC角下不同電路歸一化之后的延時進行相加,得到與RC角一一對應的延時加和,包括:
根據電路的重要程度,賦予電路的延時不同的權重后進行加和。
4.一種快速篩選極端PVT角對應極端RC角的裝置,其特征在于,包括:
搭建模塊,用于搭建兩種以上不同邏輯電路,畫出對應版圖并從中抽取寄生參數(shù)網表;
仿真模塊,用于基于預先選定的PVT角,遍歷所有RC角構建工藝組合,并利用所述寄生參數(shù)網表對所述兩種以上不同邏輯電路進行仿真,其中RC角表示版圖上金屬-氧化物半導體場效應晶體管MOSFET與金屬互連線之間的寄生電阻電容參數(shù)情況;
測量模塊,用于測量每個電路在每種工藝組合下的延時;
加和模塊,用于對同一電路在不同RC角下的延時做歸一化處理,并將同一RC角下不同電路歸一化之后的延時進行相加,得到與RC角一一對應的延時加和;
排序模塊,用于將所述延時加和按大小進行排序;
確定模塊,用于根據所述延時加和的排序確定所述預先選定的PVT角對應的極端RC角;
其中,所述確定模塊,包括:
選擇子模塊,用于若所述預先選定的PVT角是TT_Vnor_Tnor,其中TT_Vnor_Tnor表示N型金屬-氧化物-半導體NMOS和P型金屬-氧化物-半導體PMOS晶體管工藝均為平均值、電壓常規(guī)和溫度常規(guī),則選擇排序后居中的延時加和所對應的RC角作為所述預先選定的PVT角對應的極端RC角,或者選擇距離排序后第一個延時加和和最后一個延時加和兩者平均值最接近的延時加和所對應的RC角作為所述預先選定的PVT角對應的極端RC角;若所述預先選定的PVT角不是TT_Vnor_Tnor,則選擇排序后第一個延時加和所對應的RC角和最后一個延時加和所對應的RC角作為所述預先選定的PVT角對應的極端RC角。
5.根據權利要求4所述的裝置,其特征在于,所述搭建模塊,包括:
搭建子模塊,用于采用不同閾值電壓、不同驅動能力、和/或不同功能的標準單元搭建所述兩種以上不同邏輯電路。
6.根據權利要求4所述的裝置,其特征在于,所述加和模塊,包括:
權重子模塊,用于根據電路的重要程度,賦予電路的延時不同的權重后進行加和。
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