[發明專利]一種堆疊晶圓的封裝結構及其封裝方法

在審

• 申請號: 202011632856.2
• 申請日: 2020-12-31
• 公開（公告）號: CN112382629A
• 公開（公告）日: 2021-02-19
• 發明（設計）人: 陳海杰;王金峰;陳棟;陳錦輝;謝皆雷
• 申請（專利權）人: 江陰長電先進封裝有限公司
• 主分類號: H01L25/18
• 分類號: H01L25/18;H01L25/065;H01L23/31;H01L23/48;H01L21/98;H01L21/768
• 代理公司: 南京經緯專利商標代理有限公司 32200
• 代理人: 趙華

本發明涉及一種堆疊晶圓結構及其封裝方法，屬于半導體芯片封裝技術領域。其包括晶圓堆疊體C2、承載晶圓A1、電氣連接層（150），所述晶圓堆疊體C2設置于承載晶圓A1上方并通過電氣連接層（150）連接，所述晶圓堆疊體C1包括若干層功能晶圓，從下而上，所述晶圓尺寸逐漸減小，其四周形成階梯狀的側壁，于承載晶圓A1上方，所述晶圓堆疊體C2的正面及其階梯狀的側壁涂覆介電層Ⅲ（300）并形成介電層Ⅲ開口（301），所述介電層Ⅲ開口（301）上內設置金屬種子層（310）和金屬凸塊（360），所述金屬凸塊（360）與相鄰的晶圓的金屬互聯層（120）通過金屬種子層（310）連接。本發明提供了多層堆疊晶圓結構及其制作方法。

技術領域

本發明涉及一種堆疊晶圓的封裝結構及其封裝方法，屬于半導體芯片封裝技術領域。

背景技術

隨著半導體產業的發展，電子產品的性能需要不斷提升。隨著芯片制造成本急劇攀升，提升產品性能的途徑開始從芯片線路節點的微縮向封裝領域傾斜。

為了降低封裝的面積、功耗，同時滿足集成電路低成本和全集成的發展趨勢，封裝更多的需要將芯片進行堆疊而非傳統的平鋪，即讓芯片“站起來”，而非“鋪開來”。芯片的堆疊可以將邏輯芯片、存儲芯片、RF芯片等各種類型的芯片進行整合，形成異質芯粒（heterogeneous chiplets），從而顯著的降低功耗、節約空間、縮短信號的交換時間，符合未來封裝的發展趨勢。典型的例子有美國超威半導體公司（AMD）的Fiji GPU顯示核心芯片，封裝的形式為高帶寬顯存（HBM）與邏輯芯片堆疊后，再與GPU芯片進行2.5D封裝，但業內已經有明確的路線圖將這些芯片全部堆疊，形成真正意義上的3D封裝。

晶圓級封裝(WLP)是一種典型的低成本、高效率的封裝方式。對于較高的金屬凸塊360或者密度較大的金屬凸塊360布局區域，存在較高的解鍵合失效風險，異質整合層數較多，一旦失效可能會造成較大的良率損失。

因此，能夠利用傳統的圓片級凸塊生產線，實現堆疊晶圓引腳的生長，是一種成本低廉且可以保障良率產出的方式。但是，多層堆疊晶圓的邊緣部分其形貌變更較大，這會導致傳統的WLP生產線制造困難，可行性不足。

發明內容

基于此，有必要提供一種堆疊晶圓的封裝結構及其封裝方法，在制造的過程中，對堆疊晶圓的邊緣以及厚度進行約束，形成特定的形貌，保證凸塊制作過程中邊緣形貌不會對凸塊的制作過程造成影響。

本發明的目的是這樣實現的：

本發明一種堆疊晶圓結構，其包括晶圓堆疊體C2、承載晶圓A1、電氣連接層，所述晶圓堆疊體C2設置于承載晶圓A1上方并通過電氣連接層連接，所述晶圓堆疊體C1包括若干層功能晶圓，

所述晶圓包括硅基、硅穿孔、介電層Ⅰ和金屬互聯層，所述硅穿孔上下貫穿硅基，所述介電層Ⅰ設置于硅基的上方并通過介電層Ⅰ開口露出金屬互聯層；

從下而上，所述晶圓尺寸逐層減小，其四周形成階梯狀的側壁，于承載晶圓A1上方，所述晶圓堆疊體C2的正面涂覆介電層Ⅲ并形成介電層Ⅲ開口，所述介電層Ⅲ向下涂覆晶圓堆疊體C2的階梯狀的側壁，所述介電層Ⅲ開口上內設置金屬種子層和金屬凸塊，所述金屬凸塊與相鄰的晶圓的金屬互聯層通過金屬種子層連接。

進一步地，所述晶圓B1與晶圓A1的外圈尺寸間距差△1不大于2.5毫米且晶圓B1與晶圓A1的外圈尺寸間距差△1最小應保證電鍍夾具金屬觸點401有效電氣互聯為準。

進一步地，所述晶圓B2與晶圓B1的外圈尺寸間距差△2與晶圓B2本身的厚度t2的比值不低于2:1。

進一步地，所述晶圓B3與晶圓B2的外圈尺寸間距差△3與晶圓B3本身的厚度t3的比值不低于2:1。

進一步地，所述晶圓B4與晶圓B3的外圈尺寸間距差△4與晶圓B4本身的厚度t4的比值不低于2:1。