[發明專利]半導體器件及其制造方法

在審

• 申請號: 202011632302.2
• 申請日: 2020-12-31
• 公開（公告）號: CN113130655A
• 公開（公告）日: 2021-07-16
• 發明（設計）人: 王俊杰;白岳青
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L21/336;H01L29/423
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

本發明的實施例涉及半導體器件及其制造方法。在半導體器件的制造方法中，在襯底上方提供半導體層，半導體層垂直地布置有位于相鄰的半導體層之間的空間；形成圍繞每個半導體層的界面層；在圍繞每個半導體層的界面層上形成介電層；在介電層上形成第一導電層；去除第一導電層以暴露介電層；在暴露的介電層上形成第二導電層，使得相鄰的半導體層之間的空間不被第二導電層完全填充；在第二導電層上形成第三導電層，使得相鄰的半導體層之間的空間被第三導電層填充，其中：半導體層是半導體線或片。

技術領域

本發明的實施例涉及半導體器件及其制造方法。

背景技術

隨著半導體工業為了追求更高的器件密度，更高的性能和更低的成本而進入納米技術工藝節點，制造和設計問題的挑戰都導致了三維設計的發展，諸如包括鰭式FET(FinFET)和環柵極(GAA)FET的多柵極場效應晶體管(FET)。在Fin FET中，柵極電極與溝道區的三個側表面相鄰，并且柵極介電層插入其間。因為柵極結構在三個表面上包圍(包裹)鰭，所以晶體管實質上具有三個控制通過鰭或溝道區的電流的柵極。然而，溝道的第四側(例如，底部)遠離柵極電極，因此不受嚴格的柵極控制。相反，在GAA FET中，溝道區的所有側面都被柵極電極包圍，這允許在溝道區中進行更充分的耗盡，并且由于亞閾值電流擺幅(SS)變陡而導致更小的短溝道效應)和漏極引起的較小的勢壘降低(DIBL)。隨著晶體管尺寸不斷縮小到10nm-15nm以下的技術節點，需要對GAA FET進行進一步的改進。

發明內容

根據本發明的一個方面，提供了一種制造半導體器件的方法，包括：在襯底上方提供半導體層，半導體層垂直地布置有位于相鄰的半導體層之間的空間；形成圍繞每個半導體層的界面層；在圍繞每個半導體層的界面層上形成介電層；在介電層上形成第一導電層；去除第一導電層以暴露介電層；在暴露的介電層上形成第二導電層，使得相鄰的半導體層之間的空間不被第二導電層完全填充；在第二導電層上形成第三導電層，使得相鄰的半導體層之間的空間被第三導電層填充，其中：半導體層是半導體線或半導體片。

根據本發明的另一個方面，提供了一種制造半導體器件的方法，包括：在設置于襯底上的底部鰭片結構上方提供用于n型FET的半導體層的第一組和用于p型FET的半導體層的第二組，第一組和第二組中的每個垂直地布置有位于在相鄰的半導體層之間的空間；形成圍繞第一組和第二組中的每個半導體層的介電層；用犧牲層填充第二組中的半導體層之間的空間；形成圍繞第一組中的半導體層的一個或多個n型功函數調整層，使得第一組中的半導體層之間的空間由一個或多個n型功函數調整層完全填充；在形成一個或多個n型功函數調整層之后，從第二組去除犧牲層；以及形成圍繞第二組中的半導體層的一個或多個p型功函數調整層，其中：

半導體層是半導體線或半導體片。

根據本發明的又一個方面，提供了一種半導體器件，包括：多個半導體納米片，在垂直方向上布置在襯底上方；柵極介電層，圍繞多個半導體納米片中的每個的溝道區；第一金屬層，設置在柵極介電層上并且圍繞多個半導體納米片中的每個的溝道區；第二金屬層，設置在第一金屬層上并且圍繞多個半導體納米片中的每個的溝道區；以及第三金屬層，設置在第二金屬層上，其中，第二金屬層完全填充多個半導體納米片中的相鄰半導體片之間的空間，多個半導體納米片中的每個由第一金屬層和柵極介電層圍繞。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該強調，根據工業中的標準實踐，各個部件未按比例繪制并且僅用于說明的目的。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1示出了根據本公開的實施例的GAA FET器件的順序制造工藝的各個階段中的一個。

圖2示出了根據本公開的實施例的GAA FET器件的順序制造工藝的各個階段中的一個。

圖3示出了根據本公開的實施例的GAA FET器件的順序制造工藝的各個階段中的一個。