[發(fā)明專利]一種FPGA芯片內(nèi)各模塊之間的布線擁塞優(yōu)化方法

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• 申請(qǐng)?zhí)枺?/td>: 202011629008.6
• 申請(qǐng)日: 2020-12-30
• 公開(kāi)（公告）號(hào): CN112651208A
• 公開(kāi)（公告）日: 2021-04-13
• 發(fā)明（設(shè)計(jì)）人: 陳永;鄔剛
• 申請(qǐng)（專利權(quán)）人: 杭州加速科技有限公司
• 主分類(lèi)號(hào): G06F30/394
• 分類(lèi)號(hào): G06F30/394
• 代理公司: 深圳智趣知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 44486
• 代理人: 王策

1.一種FPGA芯片內(nèi)各模塊之間的布線擁塞優(yōu)化方法，其特征在于：

步驟S1：通過(guò)EDA綜合工具對(duì)FPGA芯片內(nèi)部若干個(gè)電路模塊進(jìn)行預(yù)布線，并獲取預(yù)布線結(jié)果；

步驟S2：對(duì)預(yù)布線結(jié)果進(jìn)行數(shù)據(jù)分析，獲取電路模塊間布線方面是否存在擁塞問(wèn)題，并統(tǒng)計(jì)存在布線擁塞的模塊；

步驟S3：在存在布線擁塞的電路模塊間插入布線優(yōu)化模塊，然后重新進(jìn)行綜合布局布線。

2.根據(jù)權(quán)利要求1所述的FPGA芯片內(nèi)各模塊之間的布線擁塞優(yōu)化方法，其特征在于：通過(guò)EDA綜合工具對(duì)FPGA芯片內(nèi)部若干個(gè)電路模塊進(jìn)行預(yù)布線，并獲取預(yù)布線結(jié)果之前包括：

通過(guò)EDA綜合工具將FPGA設(shè)計(jì)代碼轉(zhuǎn)換成FPGA網(wǎng)表電路，并通過(guò)EDA綜合工具將FPGA網(wǎng)表電路映射到FPGA芯片內(nèi)部形成完整的電路模塊。

3.根據(jù)權(quán)利要求1所述的FPGA芯片內(nèi)各模塊之間的布線擁塞優(yōu)化方法，其特征在于：

擁塞問(wèn)題具體為，因FPGA芯片內(nèi)部布線資源有限，F(xiàn)PGA內(nèi)模塊間低速并行信號(hào)過(guò)多導(dǎo)致的布線擁塞，造成布線時(shí)間過(guò)長(zhǎng)、布線結(jié)果不滿足電路設(shè)計(jì)時(shí)序要求、甚至因無(wú)布線線路而導(dǎo)致FPGA芯片布局布線失敗。

4.根據(jù)權(quán)利要求3所述的FPGA芯片內(nèi)各模塊之間的布線擁塞優(yōu)化方法，其特征在于：

當(dāng)存在擁塞問(wèn)題時(shí)，步驟S3“在存在布線擁塞的模塊間插入布線優(yōu)化模塊”的具體操作為：使用代碼分析工具對(duì)獲取的若干個(gè)存在布線擁塞的模塊中插入布線優(yōu)化模塊進(jìn)行優(yōu)化，使低速并行信號(hào)轉(zhuǎn)換成高速串行信號(hào)。

5.根據(jù)權(quán)利要求3所述的FPGA芯片內(nèi)各模塊之間的布線擁塞優(yōu)化方法，其特征在于：

當(dāng)不存在擁塞問(wèn)題時(shí)，F(xiàn)PGA芯片內(nèi)部若干個(gè)電路模塊繼續(xù)進(jìn)行布線，直至布線完畢。

6.根據(jù)權(quán)利要求2所述的FPGA芯片內(nèi)各模塊之間的布線擁塞優(yōu)化方法，其特征在于：

所述EDA綜合工具為Synplify、Quartus、ISE、Vivado HLS或相關(guān)可等效代替工具。

7.根據(jù)權(quán)利要求2所述的FPGA芯片內(nèi)各模塊之間的布線擁塞優(yōu)化方法，其特征在于：

通過(guò)EDA綜合工具將FPGA網(wǎng)表電路進(jìn)行布局布線后再映射到FPGA芯片內(nèi)部形成電路模塊。

8.根據(jù)權(quán)利要求4所述的FPGA芯片內(nèi)各模塊之間的布線擁塞優(yōu)化方法，其特征在于：

使用移位寄存器或相關(guān)可等效代替電路實(shí)現(xiàn)低速并行信號(hào)轉(zhuǎn)換成高速串行信號(hào)。

9.根據(jù)權(quán)利要求1所述的FPGA芯片內(nèi)各模塊之間的布線擁塞優(yōu)化方法，其特征在于：

對(duì)布線方面不存在擁塞問(wèn)題的電路模塊不進(jìn)行插入布線優(yōu)化模塊。