[發明專利]一種在嵌入式系統中加快線性對運算的實現方法及裝置

有效

• 申請號: 202011609314.3
• 申請日: 2020-12-30
• 公開（公告）號: CN112769552B
• 公開（公告）日: 2022-08-23
• 發明（設計）人: 王亞偉;司明;王磊;雷艷
• 申請（專利權）人: 北京宏思電子技術有限責任公司
• 主分類號: H04L9/08
• 分類號: H04L9/08;G06F9/30
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種在嵌入式系統中加快線性對運算的實現方法，其特征在于，包括：

步驟S1：協處理器獲取第一預設值、第二預設值、獲取第一數據組；分配第一寄存器、第二寄存器、第三寄存器、第四寄存器、第五寄存器、第六寄存器、第七寄存器，并將所述第一數據組存儲到所述第二寄存器中；所述第一數據組為12維數據；

步驟S2：所述協處理器對所述第二寄存器中的數據和所述第一預設值進行計算并將計算結果存儲到所述第六寄存器中，對所述第二寄存器中的數據進行計算并將計算結果存儲到第四寄存器中，對所述第四寄存器中的數據、所述第二寄存器中的數據和所述第一預設值進行計算并用計算結果更新所述第六寄存器中的數據；

步驟S3：所述協處理器對所述第六寄存器中的數據、所述第二預設值和所述第一預設值進行計算并將計算結果存儲到第五寄存器中，根據所述第五寄存器中的數據更新所述第三寄存器中的數據；

步驟S4：所述協處理器對所述第三寄存器中的數據進行計算并將計算結果存儲到所述第七寄存器中，對所述第五寄存器中的數據、所述第二寄存器中的數據、所述第一預設值進行計算并用計算結果更新所述第三寄存器中的數據；

步驟S5：所述協處理器更新所述第六寄存器中的數據，對所述第四寄存器中的數據和所述第一預設值進行計算并用計算結果更新所述第四寄存器中的數據；

步驟S6：所述協處理器對所述第六寄存器中的數據、所述第四寄存器中的數據和所述第七寄存器中的數據進行計算并用計算結果更新所述第五寄存器中的數據；

步驟S7：所述協處理器更新所述第四寄存器中的數據，對所述第四寄存器中的數據和第二寄存器中的數據進行計算并用計算結果更新所述第五寄存器中的數據；

步驟S8：所述協處理器根據所述第四寄存器中的數據和所述第一寄存器中的數據更新所述第四寄存器中的數據，對所述第五寄存器中的數據和所述第四寄存器中的數據進行計算得到線性對運算結果并保存。

2.如權利要求1所述的方法，其特征在于，所述步驟S2包括：

步驟S2-1：所述協處理器用所述第一預設值作為底數進行6次冪運算得到第一中間值，將所述第二寄存器中的數據作為底數、所述第一中間值作為指數進行冪運算并將運算結果存儲到所述第六寄存器中；對所述第二寄存器中的數據進行逆元計算并將計算結果存儲到所述第四寄存器中；

步驟S2-2：所述協處理器對所述第六寄存器中的數據與所述第四寄存器中的數據進行12次域乘法運算并用運算結果更新第六寄存器中的數據；

步驟S2-3：所述協處理器用所述第一預設值作為底數進行2次冪運算得到第二中間值，用所述第六寄存器中的數據作為底數、所述第二中間值作為指數進行冪運算并用運算結果更新所述第四寄存器中的數據；

步驟S2-4：所述協處理器對所述第六寄存器中的數據與所述第四寄存器中的數據進行12次域乘法運算并用運算結果更新所述第二寄存器中的數據；

步驟S2-5：所述協處理器用所述第二寄存器中的數據作為底數、所述第二預設值作為指數進行冪運算并用運算結果更新所述第四寄存器中的數據；

步驟S2-6：所述協處理器用所述第四寄存器中的數據作為底數、所述第二預設值作為指數進行冪運算并用運算結果更新所述第六寄存器中的數據。

3.如權利要求2所述的方法，其特征在于，所述步驟S3包括：

步驟S3-1：所述協處理器用所述第六寄存器中的數據作為底數、所述第二預設值作為指數進行冪運算并用運算結果更新所述第三寄存器中的數據；

步驟S3-2：所述協處理器用所述第三寄存器中的數據作為底數、所述第一預設值作為指數進行冪運算并用運算結果更新所述第五寄存器中的數據；

步驟S3-3：所述協處理器對所述第三寄存器中的數據與所述第五寄存器中的數據進行12次域乘法運算并用運算結果更新所述第三寄存器中的數據。