[發(fā)明專利]一種基于POSIT浮點(diǎn)數(shù)格式的參數(shù)化加減法運(yùn)算電路

有效

• 申請(qǐng)?zhí)枺?/td>: 202011601975.1
• 申請(qǐng)日: 2020-12-29
• 公開(kāi)（公告）號(hào): CN112667197B
• 公開(kāi)（公告）日: 2023-07-14
• 發(fā)明（設(shè)計(jì)）人: 廖琳;譚洪舟
• 申請(qǐng)（專利權(quán)）人: 中山大學(xué)
• 主分類號(hào): G06F7/575
• 分類號(hào): G06F7/575
• 代理公司: 廣州粵高專利商標(biāo)代理有限公司 44102
• 代理人: 張金福

本發(fā)明提供的一種基于POSIT浮點(diǎn)數(shù)格式的參數(shù)化加減法運(yùn)算電路，涉及計(jì)算機(jī)技術(shù)領(lǐng)域，通過(guò)數(shù)據(jù)輸入單元、譯碼單元、scale確定單元、尾數(shù)處理單元、MSB單元、結(jié)果編碼單元、結(jié)果選擇輸出單元構(gòu)建一種基于POSIT浮點(diǎn)數(shù)格式的參數(shù)化加減法運(yùn)算電路，舍棄了原本的IEEE?754浮點(diǎn)計(jì)算格式，采用了新的POSIT浮點(diǎn)數(shù)據(jù)格式進(jìn)行加減法運(yùn)算，該格式對(duì)于浮點(diǎn)數(shù)的表示方法更加靈活簡(jiǎn)單，基于POSIT格式的加減法運(yùn)算更好的節(jié)省了硬件平臺(tái)計(jì)算時(shí)的硬件資源，且在相同位寬的情況下，可以提高運(yùn)算精度。

技術(shù)領(lǐng)域

本發(fā)明涉及計(jì)算機(jī)技術(shù)領(lǐng)域，更具體的，涉及一種基于POSIT浮點(diǎn)數(shù)格式的參數(shù)化加減法運(yùn)算電路。

背景技術(shù)

浮點(diǎn)數(shù)硬件運(yùn)算單元是很多的特定的CPU或者計(jì)算平臺(tái)中必須存在的一部分。目前通用的浮點(diǎn)數(shù)格式是IEEE?754，IEEE?754格式中包括四種不同的精度格式，以應(yīng)對(duì)不同的數(shù)據(jù)精度要求。浮點(diǎn)數(shù)的運(yùn)算單元消耗著大量的硬件資源，以最低的32位單精度浮點(diǎn)數(shù)處理單元為例，根據(jù)觀察，在簡(jiǎn)單的順序標(biāo)量處理元件中，它消耗了芯片約50％的芯片面積和能量，而雙精度的浮點(diǎn)數(shù)可以達(dá)到60％到70％。除此之外，IEEE?754格式的精度上的局限性和它的高復(fù)雜度都是浮點(diǎn)計(jì)算中值得注意的問(wèn)題。

POSIT格式浮點(diǎn)數(shù)與IEEE?754格式相比，它的編碼方式更為靈活和簡(jiǎn)單，可以根據(jù)需求選擇想要的精度，在相同位寬下，可以達(dá)到比IEEE?754方式更高的精度。若使用POSIT數(shù)據(jù)格式進(jìn)行硬件計(jì)算，可以減少所占用的硬件資源，并可以獲得更高的數(shù)據(jù)精度。公開(kāi)號(hào)為CN111538472A的中國(guó)發(fā)明專利申請(qǐng)于2020年8月14日公開(kāi)了一種Posit浮點(diǎn)數(shù)的運(yùn)算處理器以及運(yùn)算處理系統(tǒng)，其雖然公開(kāi)了一種直接以自解碼電路獲取的補(bǔ)碼形式的中間數(shù)據(jù)進(jìn)行加、減、乘運(yùn)算，得到以補(bǔ)碼形式的中間數(shù)據(jù)表示的運(yùn)算結(jié)果，直接將以補(bǔ)碼形式的中間數(shù)據(jù)表示的運(yùn)算結(jié)果輸入編碼電路，以使編碼電路直接將補(bǔ)碼形式的中間數(shù)據(jù)轉(zhuǎn)換為Posit浮點(diǎn)數(shù)，但其并無(wú)法滿足不同位寬POSIT格式的參數(shù)化的加減法運(yùn)算。

發(fā)明內(nèi)容

本發(fā)明為克服現(xiàn)有的POSIT浮點(diǎn)加減法運(yùn)算運(yùn)算存在無(wú)法滿足不同位寬POSIT格式的參數(shù)化的加減法運(yùn)算的技術(shù)缺陷，提供一種基于POSIT浮點(diǎn)數(shù)格式的參數(shù)化加減法運(yùn)算電路。

為解決上述技術(shù)問(wèn)題，本發(fā)明的技術(shù)方案如下：

一種基于POSIT浮點(diǎn)數(shù)格式的參數(shù)化加減法運(yùn)算電路，包括數(shù)據(jù)輸入單元、譯碼單元、scale確定單元、尾數(shù)處理單元、MSB單元、結(jié)果編碼單元、結(jié)果選擇輸出單元；其中：

所述數(shù)據(jù)輸入單元用于進(jìn)行posit格式的第一浮點(diǎn)數(shù)和posit格式的第二浮點(diǎn)數(shù)的數(shù)據(jù)輸入，第一浮點(diǎn)數(shù)和第二浮點(diǎn)數(shù)的總位寬都為N，且指數(shù)部分所允許的最大寬度為ES；

所述譯碼單元對(duì)于對(duì)于第一浮點(diǎn)數(shù)、第二浮點(diǎn)數(shù)進(jìn)行POSIT中各個(gè)不同字段進(jìn)行獲取，確定第一浮點(diǎn)數(shù)的符號(hào)段、指數(shù)段以及尾數(shù)段的值和第二浮點(diǎn)數(shù)的符號(hào)段、指數(shù)段以及尾數(shù)段的值；

所述scale確定單元用于接收第一浮點(diǎn)數(shù)和第二浮點(diǎn)數(shù)的特定字段，并根據(jù)該特定字段得到第一浮點(diǎn)數(shù)和第二浮點(diǎn)數(shù)的浮點(diǎn)數(shù)值的scale的大小，然后根據(jù)計(jì)算出來(lái)的第一浮點(diǎn)數(shù)和第二浮點(diǎn)數(shù)的scale大小確定較大的scale；并將兩者大小關(guān)系以及兩個(gè)scale之間的差值diff送入所述尾數(shù)處理單元；同時(shí)，該scale確定單元接收尾數(shù)部分的移位大小以及進(jìn)位標(biāo)志來(lái)決定是否對(duì)較大的scale進(jìn)行調(diào)整，由此確定第一運(yùn)算結(jié)果；

所述尾數(shù)處理單元用來(lái)接收第一浮點(diǎn)數(shù)和第二浮點(diǎn)數(shù)的尾數(shù)字段，并根據(jù)所述scale確定單元的兩個(gè)浮點(diǎn)數(shù)scale的大小關(guān)系以及兩者之間的差值對(duì)較小的浮點(diǎn)數(shù)的尾數(shù)字段作出相應(yīng)的調(diào)整，然后根據(jù)調(diào)整過(guò)后得第一浮點(diǎn)數(shù)和第二浮點(diǎn)數(shù)的尾數(shù)字段得到第二運(yùn)算結(jié)果；同時(shí)，根據(jù)第一運(yùn)算結(jié)果對(duì)第二運(yùn)算結(jié)果進(jìn)行規(guī)范化，得到符合POSIT格式標(biāo)準(zhǔn)的尾數(shù)部分的第二運(yùn)算結(jié)果作為第三運(yùn)算結(jié)果；

所述MSB單元用于確定第二運(yùn)算結(jié)果的最高位，并將第二運(yùn)算結(jié)果的最高位輸出至所述scale確定單元；