[發明專利]使用消息總線接口的PHY重新校準

在審

• 申請號: 202011581788.1
• 申請日: 2020-02-07
• 公開（公告）號: CN112597089A
• 公開（公告）日: 2021-04-02
• 發明（設計）人: M·C·耶恩;M·高;D·達斯夏爾馬;F·斯帕尼亞;B·A·坦南特;N·多列夫戈爾德巴德
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F13/40
• 分類號: G06F13/40
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 劉瑜

接口將控制器耦合到物理層(PHY)塊，其中，該接口包括一組數據引腳，該組數據引腳包括發送數據引腳和接收數據引腳，該發送數據引腳用于向PHY塊發送數據，該接收數據引腳用于從PHY塊接收數據。接口還包括特定的一組引腳，其用于實現消息總線接口，其中，控制器用于在消息總線接口上向PHY塊發送寫入命令，以將值寫入PHY消息總線寄存器的至少一個特定位，PHY消息總線寄存器的位被映射到一組控制和狀態信號，并且該特定位被映射到重新校準請求信號以請求PHY塊執行重新校準。

本申請是2020年2月7日提交的申請號為202010082690.5的同名專利申請的分案申請。

本申請要求享有于2019年2月8日提交的美國臨時專利申請序列號62/802,946的權益，并且該申請以其整體通過引用并入本文。

技術領域

本公開涉及計算系統，并且具體地(但不排他地)涉及計算機接口。

背景技術

半導體處理和邏輯設計中的發展已經允許可以存在于集成電路設備上的邏輯的量的增加。作為必然結果，計算機系統配置已經從系統中的單個或多個集成電路演變為存在于單獨的集成電路上的多個核心、多個硬件線程和多個邏輯處理器，以及集成在此類處理器內的其他接口。處理器或集成電路典型地包括單個物理處理器管芯，其中處理器管芯可以包括任何數量的核心、硬件線程、邏輯處理器、接口、存儲器、控制器中心等。隨著處理能力隨計算系統中設備數量的增加而增長，插座與其他設備之間的通信變得越來越重要。因此，互連已經從主要處理電氣通信的更傳統的多點總線發展到促進快速通信的充分發展的互連架構。不幸的是，由于對未來處理器以甚至更高速率消費的需求，對應的需求被置于現有互連架構的能力上。互連架構可以基于多種技術，包括快速外圍組件互連(PCIe)、通用串行總線等。

附圖說明

圖1示出了包括互連架構的計算系統的實施例。

圖2示出了包括分層棧的互連架構的實施例。

圖3示出了要在互連架構內生成或接收的請求或分組的實施例。

圖4示出了用于互連架構的發射機和接收機對的實施例。

圖5A-5C示出了PHY/MAC接口的示例實現方式。

圖6示出了PIPE PHY/MAC接口的表示。

圖7示出了示例PHY/MAC接口的示例狀態和控制寄存器的一部分的表示。

圖8示出了信令圖，該信令圖示出了涉及示例PHY/MAC接口的寄存器的示例事務。

圖9A示出了使用示例PHY/MAC接口的消息總線接口來執行控制器發起的重新校準。

圖9B示出了使用示例PHY/MAC接口的消息總線接口來執行物理層發起的重新校準。

圖10A-10B是示出涉及示例PHY/MAC接口的示例技術的流程圖。

圖11示出了包括多核心處理器的計算系統的框圖的實施例。

圖12示出了計算系統的框圖的另一實施例。

具體實施方式

在以下描述中，闡述了許多具體細節(例如，特定類型的處理器和系統配置、特定硬件結構、特定架構和微架構細節、特定寄存器配置、特定指令類型、特定系統組件、特定測量/高度、特定處理器流水線級和操作等的示例)，以便提供對本發明的透徹理解。然而，對于本領域技術人員將顯而易見的是，不一定采用這些具體細節來實踐本發明。在其他實例中，沒有詳細地描述公知的組件或方法(例如，特定的和可替代的處理器架構、用于所描述的算法的特定邏輯電路/代碼、特定固件代碼、特定互連操作、特定邏輯配置、特定制造技術和材料、特定編譯器實現方式、特定代碼形式的算法表示、特定斷電和門控技術/邏輯以及計算機系統的其他具體操作細節)，以避免不必要地模糊本發明。