[發(fā)明專利]數(shù)據(jù)網(wǎng)絡設(shè)計驗證方法、裝置以及驗證設(shè)備

在審

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• 申請日: 2020-12-28
• 公開（公告）號: CN112597719A
• 公開（公告）日: 2021-04-02
• 發(fā)明（設(shè)計）人: 王佩;高紅莉
• 申請（專利權(quán)）人: 海光信息技術(shù)股份有限公司
• 主分類號: G06F30/33
• 分類號: G06F30/33
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 彭久云

本公開提供了一種數(shù)據(jù)網(wǎng)絡設(shè)計驗證方法、裝置以及驗證設(shè)備。該數(shù)據(jù)網(wǎng)絡設(shè)計驗證方法包括：針對被測數(shù)據(jù)網(wǎng)絡功能模塊，構(gòu)建數(shù)據(jù)傳輸層模型；在數(shù)據(jù)傳輸層模型中布置芯片設(shè)計功能單元以構(gòu)建數(shù)據(jù)總線系統(tǒng)；以及基于第一測試序列對數(shù)據(jù)總線系統(tǒng)進行數(shù)據(jù)傳輸驗證。芯片設(shè)計功能單元包括跨時鐘域接口模塊、跨電壓域接口模塊或者中繼單元。

技術(shù)領(lǐng)域

本公開的實施例涉及一種數(shù)據(jù)網(wǎng)絡設(shè)計驗證方法、裝置以及驗證設(shè)備。

背景技術(shù)

隨著數(shù)字集成電路系統(tǒng)的復雜性不斷增加，組成系統(tǒng)級芯片(System-on-a-Chip，SoC)的功能模塊的種類和數(shù)量也不斷增加，系統(tǒng)中各個模塊之間的數(shù)據(jù)交互網(wǎng)絡也越來越復雜。為了快速適應不同的系統(tǒng)應用與集成需求，當前大規(guī)模集成系統(tǒng)中多采用參數(shù)可縮放、拓撲結(jié)構(gòu)可重構(gòu)的片上網(wǎng)絡式數(shù)據(jù)總線。目前，大規(guī)模集成電路中片上數(shù)據(jù)網(wǎng)絡的驗證過程通常采用的是模塊級和系統(tǒng)級分別驗證的方式。然而，模塊級的驗證無法保證與實際芯片設(shè)計時的場景一致，因此驗證并不充分。對于系統(tǒng)級的驗證，由于集成電路的復雜性又不可避免地存在仿真時間過長、驗證場景受限等問題。

發(fā)明內(nèi)容

本公開提供了一種數(shù)據(jù)網(wǎng)絡設(shè)計驗證方法、裝置以及驗證設(shè)備，用于在芯片設(shè)計過程中對功能模塊進行更全面充分的數(shù)據(jù)驗證的同時，緩解系統(tǒng)級驗證的壓力，能夠提高芯片驗證效率。

根據(jù)本公開的一方面，提供了一種數(shù)據(jù)網(wǎng)絡設(shè)計驗證方法，包括：針對被測數(shù)據(jù)網(wǎng)絡功能模塊，構(gòu)建數(shù)據(jù)傳輸層模型；在數(shù)據(jù)傳輸層模型中布置芯片設(shè)計功能單元以構(gòu)建數(shù)據(jù)總線系統(tǒng)；以及基于第一測試序列對該數(shù)據(jù)總線系統(tǒng)進行數(shù)據(jù)傳輸驗證。

根據(jù)本公開的另一方面，提供了一種數(shù)據(jù)網(wǎng)絡設(shè)計驗證裝置，包括：驗證系統(tǒng)構(gòu)建單元，配置成針對被測數(shù)據(jù)網(wǎng)絡功能模塊，構(gòu)建數(shù)據(jù)傳輸層模型，在數(shù)據(jù)傳輸層模型中布置芯片設(shè)計功能單元以構(gòu)建數(shù)據(jù)總線系統(tǒng)；以及驗證單元，配置成基于第一測試序列對該數(shù)據(jù)總線系統(tǒng)進行數(shù)據(jù)傳輸驗證。

根據(jù)本公開的又一方面，提供了一種驗證設(shè)備，包括：處理器；以及存儲器，其中，存儲器中存儲有計算機可讀代碼。計算機可讀代碼當由處理器運行時，執(zhí)行如上所述的數(shù)據(jù)網(wǎng)絡設(shè)計驗證方法。

本公開實施例提供的數(shù)據(jù)網(wǎng)絡設(shè)計驗證方法、裝置以及驗證設(shè)備，針對被測數(shù)據(jù)網(wǎng)絡功能模塊，在數(shù)據(jù)傳輸層模型的基礎(chǔ)上布置芯片設(shè)計功能單元做為待驗證的數(shù)據(jù)總線系統(tǒng)，使得被測設(shè)備的驗證環(huán)境更接近于其在芯片實際設(shè)計中的驗證場景，能夠更全面、充分的對被測數(shù)據(jù)網(wǎng)絡功能模塊進行數(shù)據(jù)驗證。與此同時，更充分地功能模塊驗證有利于緩解系統(tǒng)級驗證的壓力，即，在進行系統(tǒng)級驗證之前，已對功能模塊進行了更充分的驗證，從而提高芯片驗證效率。

附圖說明

為了更清楚地說明本公開實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本公開的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1示出了本公開提供的數(shù)據(jù)網(wǎng)絡設(shè)計驗證方法的示意性流程圖；

圖2示出了數(shù)據(jù)傳輸層模型的示意圖；

圖3示出了構(gòu)建的數(shù)據(jù)總線系統(tǒng)的示意圖；

圖4示出了第一驗證通路的示意圖；

圖5A示出了包括存儲器模塊的擴展數(shù)據(jù)總線系統(tǒng)的示意圖；

圖5B示出了包括高速輸入/輸出模塊的擴展數(shù)據(jù)總線系統(tǒng)的示意圖；

圖5C示出了包括直接存儲器訪問模塊的擴展數(shù)據(jù)總線系統(tǒng)的示意圖；

圖6示出了多片互聯(lián)驗證的示意圖；

圖7示出了本公開提供的數(shù)據(jù)網(wǎng)絡設(shè)計驗證裝置的示意性框圖；

圖8示出了本公開提供的驗證設(shè)備的示意性框圖。