[發(fā)明專利]前向糾錯(cuò)（FEC）編解碼器的編碼器和解碼器

在審

• 申請(qǐng)?zhí)枺?/td>: 202011566303.1
• 申請(qǐng)日: 2020-12-25
• 公開（公告）號(hào): CN113497628A
• 公開（公告）日: 2021-10-12
• 發(fā)明（設(shè)計(jì)）人: D·達(dá)斯夏爾馬;S·喬德里
• 申請(qǐng)（專利權(quán)）人: 英特爾公司
• 主分類號(hào): H03M13/03
• 分類號(hào): H03M13/03
• 代理公司: 永新專利商標(biāo)代理有限公司 72002
• 代理人: 劉瑜

本文的實(shí)施例描述了一種用于生成針對(duì)消息的校驗(yàn)字節(jié)的FEC編解碼器。該FEC編解碼器包括具有存儲(chǔ)單元、伽羅瓦域乘法器和求和單元的端口編碼器。存儲(chǔ)單元存儲(chǔ)第一階段結(jié)果，該第一階段結(jié)果是基于針對(duì)從第一時(shí)鐘周期到緊接在當(dāng)前時(shí)鐘周期之前的時(shí)鐘周期的所有時(shí)鐘周期的消息的輸入字節(jié)的先前集合而累積的。伽羅瓦域乘法器對(duì)第一階段結(jié)果和alpha的冪執(zhí)行伽羅瓦域乘法以生成伽羅瓦域乘積。求和單元對(duì)基于當(dāng)前時(shí)鐘周期的合并的字節(jié)的內(nèi)部輸入和伽羅瓦域乘積執(zhí)行伽羅瓦域加法，以生成第二階段結(jié)果，以供隨后用于生成校驗(yàn)字節(jié)。可以描述和/或要求保護(hù)其他實(shí)施例。

相關(guān)申請(qǐng)

本申請(qǐng)根據(jù)35 U.S.C§119要求享有于2020年4月8日提交的美國(guó)臨時(shí)申請(qǐng)第63/006,979號(hào)的優(yōu)先權(quán)，其內(nèi)容通過引用以其整體并入本文。

技術(shù)領(lǐng)域

各種實(shí)施例可以總體上涉及通信和計(jì)算的領(lǐng)域，并且可以具體地涉及用于前向糾錯(cuò)(FEC)編解碼器的編碼器/解碼器，其特別地應(yīng)用于計(jì)算機(jī)總線和/或與計(jì)算機(jī)總線耦合的設(shè)備。

背景技術(shù)

出于總體上呈現(xiàn)本公開內(nèi)容的上下文的目的，本文提供了背景描述。除非本文另外指出，否則本節(jié)中描述的材料不是本申請(qǐng)的權(quán)利要求書的現(xiàn)有技術(shù)，并且并不由于包含于本節(jié)中而被承認(rèn)是現(xiàn)有技術(shù)。

計(jì)算機(jī)系統(tǒng)或平臺(tái)可以包括許多組件(例如，主機(jī))，其包括中央處理單元(CPU)、存儲(chǔ)器、芯片組和/或通過一條或多條計(jì)算機(jī)總線耦合在一起的許多其他設(shè)備。計(jì)算機(jī)總線是一種通信系統(tǒng)，其可以在設(shè)備或計(jì)算機(jī)內(nèi)部的組件之間或者在計(jì)算機(jī)之間傳輸數(shù)據(jù)。計(jì)算系統(tǒng)或平臺(tái)可以廣泛地使用耦合到計(jì)算機(jī)總線的各種設(shè)備。計(jì)算機(jī)總線可以包括相關(guān)的硬件組件(電線、光纖等)和軟件，包括通信協(xié)議。可能存在許多種計(jì)算機(jī)總線，例如，串行總線或并行總線。編解碼器可以包括編碼器、解碼器或兩者。

附圖說明

通過以下結(jié)合附圖的詳細(xì)描述，將容易地理解實(shí)施例。為了促進(jìn)該描述，相同的附圖標(biāo)記指代相同的結(jié)構(gòu)元件。在附圖的圖中，通過示例而非限制的方式示出了實(shí)施例。

圖1示出了根據(jù)各種實(shí)施例的示例裝置，該示例裝置包括通過計(jì)算機(jī)總線耦合到另一設(shè)備的設(shè)備。

圖2示出了根據(jù)各種實(shí)施例的示例平面前向糾錯(cuò)(FEC)編碼器實(shí)現(xiàn)方式。

圖3(a)-3(b)示出了根據(jù)各種實(shí)施例的示例FEC編碼器和解碼器。

圖4示出了根據(jù)各種實(shí)施例的由FEC編解碼器的端口編碼器執(zhí)行的高級(jí)邏輯圖和操作。

圖5示出了根據(jù)各種實(shí)施例的針對(duì)FEC的alpha冪和數(shù)據(jù)字節(jié)關(guān)聯(lián)。

圖6示出了根據(jù)各種實(shí)施例的用于×8配置的alpha冪。

圖7示出了根據(jù)各種實(shí)施例的用于×4配置的alpha冪。

圖8(a)-8(b)示出了根據(jù)各種實(shí)施例的各種解碼算法。

圖9示出了根據(jù)各種實(shí)施例的適用于實(shí)踐本公開的各個(gè)方面的示例設(shè)備。

圖10示出了根據(jù)各種實(shí)施例的具有用于實(shí)踐參考圖1-9描述的方法的指令的存儲(chǔ)介質(zhì)。

具體實(shí)施方式

以下具體實(shí)施方式參考附圖。在不同的附圖中可以使用相同的附圖標(biāo)記來標(biāo)識(shí)相同或相似的元件。在下面的描述中，出于解釋而非限制的目的，闡述了諸如特定結(jié)構(gòu)、架構(gòu)、接口、技術(shù)等之類的具體細(xì)節(jié)，以便提供對(duì)各種實(shí)施例的各種方面的透徹理解。然而，將對(duì)于受益于本公開的本領(lǐng)域技術(shù)人員顯而易見的是，可以在脫離這些具體細(xì)節(jié)的其他示例中實(shí)踐各種實(shí)施例的各種方面。在某些實(shí)例中，省略了對(duì)公知的設(shè)備、電路和方法的描述，以免以不必要的細(xì)節(jié)模糊對(duì)各種實(shí)施例的描述。