[發明專利]集成電路、半導體結構及形成溝槽電容器的方法

在審

• 申請號: 202011563976.1
• 申請日: 2020-12-25
• 公開（公告）號: CN113053877A
• 公開（公告）日: 2021-06-29
• 發明（設計）人: 鄭新立;林均穎;亞歷山大卡爾尼斯基;黃士芬;蘇淑慧;許庭禎;簡鐸欣;徐英杰;吳細閔;張聿騏
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/08
• 分類號: H01L27/08;H01L21/822;H01L27/108;H01L21/8242
• 代理公司: 南京正聯知識產權代理有限公司 32243
• 代理人: 王素琴

本公開的各種實施例涉及一種包含鄰接溝槽電容器的柱結構的集成電路(IC)。襯底具有定義溝槽的多個側壁。溝槽延伸到襯底的前側表面中。溝槽電容器包含多個電容器電極層和多個電容器介電層，多個電容器電極層和多個電容器介電層分別襯于溝槽且定義襯底內的空腔。柱結構設置于襯底內。柱結構具有第一寬度和小于第一寬度的第二寬度。第一寬度與襯底的前側表面對準，且第二寬度與設置在前側表面之下的第一點對準。

技術領域

本公開實施例涉及一種集成電路、半導體結構及形成溝槽電容器的方法。

背景技術

溝槽電容器相對于半導體集成電路(integrated circuit，IC)內的一些其它電容器類型呈現高功率密度。因此，溝槽電容器被用于例如動態隨機存取存儲器(dynamicrandom-access memory，DRAM)存儲單元的應用以及其它應用。溝槽電容器的一些實例包含用于先進技術節點工藝的高密度深溝槽電容器(deep trench capacitor，DTC)。

發明內容

根據本公開的實施例，一種集成電路，包括襯底、溝槽電容器以及柱結構。襯底包括定義溝槽的多個側壁，其中所述溝槽延伸到所述襯底的前側表面中。溝槽電容器包括多個電容器電極層和多個電容器介電層，所述多個電容器電極層和所述多個電容器介電層分別襯于所述溝槽且定義所述襯底內的空腔。柱結構設置于所述襯底內且鄰接所述溝槽，其中所述柱結構具有第一寬度和小于所述第一寬度的第二寬度，其中所述第一寬度與所述襯底的所述前側表面對準且所述第二寬度與設置在所述前側表面之下的第一點對準。

根據本公開的實施例，一種半導體結構，包括襯底、溝槽電容器以及柱結構。溝槽電容器包括上覆于所述襯底的前側表面的多個電容器電極層和多個電容器介電層，其中所述多個電容器電極層和所述多個電容器介電層定義突起到所述襯底中的第一溝槽區段和第二溝槽區段，且進一步定義第一空腔和第二空腔，所述第一空腔和所述第二空腔分別凹入到所述第一溝槽區段和所述第二溝槽區段處的所述襯底中。柱結構橫向設置于所述第一溝槽區段與所述第二溝槽區段之間，其中所述柱結構的寬度在第一方向上持續地減小，所述第一方向從所述前側表面朝向所述第一溝槽區段和所述第二溝槽區段的底表面。

根據本公開的實施例，一種用于形成溝槽電容器的方法，所述方法包括：對襯底的前側表面執行第一圖案化工藝以定義溝槽的上部分和柱結構的上部分，其中執行所述第一圖案化工藝以使得從所述前側表面到所述前側表面下方的第一點減小所述柱結構的寬度；對所述襯底執行第二圖案化工藝以擴大所述溝槽并增加所述柱結構的高度；以及在所述溝槽內形成多個電容器介電層和多個電容器電極層，使得在最上電容器介電層的多個側壁之間定義空腔，其中所述空腔設置于所述溝槽內，且其中所述最上電容器介電層密封所述空腔。

附圖說明

當結合附圖閱讀時，從以下詳細描述中最好地理解本公開的各方面。應注意，根據業界中的標準慣例，各個特征未按比例繪制。實際上，為了論述清楚起見，可以任意增大或減小各種特征的尺寸。

圖1示出包含設置于溝槽內并橫向相鄰于溝槽內的空腔的溝槽電容器的集成電路(IC)的一些實施例的橫截面圖。

圖2到圖4示出圖1的IC的一些替代性實施例的橫截面圖。

圖5、圖6A以及圖6B示出包含設置于襯底內的多個柱結構和鄰接每一柱結構的溝槽電容器的IC的一些實施例的橫截面圖。

圖7到圖14示出形成具有設置于溝槽內并橫向相鄰于溝槽內的空腔的溝槽電容器的集成芯片(integrated chip，IC)的方法的一些實施例的橫截面圖。

圖15示出用于形成具有設置于溝槽內并橫向相鄰于溝槽內的空腔的溝槽電容器的IC的方法的一些實施例的流程圖。

附圖標號說明

100、200、300、400、500、600a、600b：集成電路；

101：柱結構；