[發(fā)明專利]一種確定block端口時鐘域的方法

有效

• 申請?zhí)枺?/td>: 202011553801.2
• 申請日: 2020-12-24
• 公開（公告）號: CN112613261B
• 公開（公告）日: 2022-11-22
• 發(fā)明（設計）人: 申云飛;肖佐楠;鄭茳
• 申請（專利權）人: 天津國芯科技有限公司
• 主分類號: G06F30/3315
• 分類號: G06F30/3315
• 代理公司: 天津企興智財知識產權代理有限公司 12226
• 代理人: 蘇沖

1.一種確定block端口時鐘域的方法，其特征在于，包括以下步驟：

S1、在STA工具中得到各個port的timing report；

S2、對得到的timing report進行批量的分析處理；

執(zhí)行步驟S1用于獲取以下信息：

A1、除時鐘port外所有的input及output port；

A2、各個port到各個時鐘域的timing report；

獲取A2中所述的信息時需預先移除所有的clock group、case analysis、disabletiming、input delay、output delay；

步驟S1所述的在STA工具中得到各個port的timing report的方法包括：

C1、將all_inputs -exclude_clock_ports輸出結果保存到一個文件中；

C2、移除 clock group、case analysis、disable timing、input delay、outputdelay；

C3、創(chuàng)建臨時virtual clock；

C4、針對創(chuàng)建的virtual clock設置input delay、output delay；

C5、報告每一個input port到每一個時鐘域的timing，每一個時鐘域到每一個outputport的timing，將結果分別保存在文件中；

步驟S2所述的對得到的timing report進行批量的分析處理的方法包括：

D1、設置每個時鐘域的delay value；

D2、針對步驟S1輸出的timing報告進行分析，找到路徑startpoint和endpoint；D3、判斷startpoint、endpoint的行是否同時包含clock，包含則進行步驟D4，否則則提取這一行及其下一行后執(zhí)行步驟D5；

D4、只提取這一行，并將此行的clock進行換行，以方便后續(xù)處理；

D5、從提取的行里提取相關信息，生成sdc；

D6、判斷所有的input port、output port都設置了delay，是則結束，否則進行步驟D7；

D7、對未設置的port另外單獨設置delay后結束。

2.根據(jù)權利要求1所述的一種確定block端口時鐘域的方法，其特征在于：獲取A2中所述的信息時需要在移除所有的clock group、case analysis、disable timing、inputdelay、output delay后創(chuàng)建一個臨時的virtual clock——V_TMP_ADDED_CLK，然后對所有的input port設置一個V_TMP_ADDED_CLK時鐘上的input delay，對所有的output port設置一個V_TMP_ADDED_CLK時鐘上的output delay，input delay、output delay可以為任意值。

3.根據(jù)權利要求2所述的一種確定block端口時鐘域的方法，其特征在于：獲取A2中所述的信息時，針對每一個input port報告其到每一個時鐘域的timing并將timing report保存到一個文本i2clk_timing.log中，同時針對每一個output port報告其來自每一個時鐘域的timing并將timing report保存到一個文本clk2o_timing.log中。

4.根據(jù)權利要求1所述的一種確定block端口時鐘域的方法，其特征在于，步驟S2中所述的對得到的timing report進行批量的分析處理的處理方法包括：

B1、設置每個時鐘域的delay value；

B2、對文本i2clk_timing.log、clk2o_timing.log進行預處理；

B3、生成input delay、output delay的sdc文件；

B4、最終檢查是否所有的port都設置了delay值，如果有port沒有設置delay值則自動設置一個默認值。