[發明專利]差錯糾正比特

在審

• 申請號: 202011553026.0
• 申請日: 2020-12-24
• 公開（公告）號: CN113066521A
• 公開（公告）日: 2021-07-02
• 發明（設計）人: 馬克·杰拉爾德·拉文;西蒙·約翰·克拉斯克
• 申請（專利權）人: ARM有限公司
• 主分類號: G11C29/42
• 分類號: G11C29/42
• 代理公司: 北京東方億思知識產權代理有限責任公司 11258
• 代理人: 郭妍

本文涉及差錯糾正比特。提供了一種數據處理裝置，其包括存儲電路，該存儲電路包括多條線，所述多條線中的每一者包括數據值。訪問電路一次訪問所述多條線中的一對線，所述多條線中的所述一對線包括與所述數據值不同的額外數據值，并且包括多個差錯比特，這些差錯比特檢測或糾正所述多條線中的所述一對線中的每條線中的數據值中的差錯。

技術領域

本公開涉及數據處理，具體而言涉及數據處理裝置中比特的存儲。

背景技術

在數據處理裝置中，存儲電路被用于存儲數據。雖然經常希望增大存儲電路的能力，但這對所采用的電路的尺寸有影響并且因此對該電路(即使在空閑期間)所使用的功率消耗有影響。在數據的存儲期間，數據可變得損壞(例如，由于瞬時差錯)。防止這個的一種方式是通過使用校驗碼，校驗碼是與數據分開存儲的并且可用于檢測并且在一些情況下糾正數據中的有限數目的差錯。然而，一般要求額外的存儲空間來存儲校驗比特，并且這導致了剛才的增大的電路空間和功率消耗的問題。將希望的是，在不簡單地添加會導致增大的電路尺寸和功率消耗的額外存儲單元的情況下，增大存儲電路的有效存儲能力可。

發明內容

從第一示例配置來看，提供了一種數據處理裝置，包括：存儲電路，包括多條線，所述多條線中的每一者包括數據值；以及訪問電路，用于一次訪問所述多條線中的一對線，所述多條線中的所述一對線包括與所述數據值不同的額外數據值，并且包括多個差錯比特，所述多個差錯比特用于檢測或糾正所述多條線中的所述一對線中的每條線中的數據值中的差錯。

從第二示例配置來看，提供了一種數據處理方法，包括：存儲多條線，所述多條線中的每一者包括數據值；并且一次訪問所述多條線中的一對線，所述多條線中的所述一對線包括與所述數據值不同的額外數據值，并且包括多個差錯比特，所述多個差錯比特用于檢測或糾正所述多條線中的所述一對線中的每條線中的數據值中的差錯。

從第三示例配置來看，提供了一種數據處理裝置，包括：用于存儲多條線的裝置，所述多條線中的每一者包括數據值；以及用于一次訪問所述多條線中的一對線的裝置，所述多條線中的所述一對線包括與所述數據值不同的額外數據值，并且包括多個差錯比特，所述多個差錯比特用于檢測或糾正所述多條線中的所述一對線中的每條線中的數據值中的差錯。

附圖說明

將參考在附圖中圖示的本發明的實施例來僅作為示例進一步描述本發明，附圖中：

圖1根據一些實施例示意性圖示了一種裝置；

圖2A根據一些實施例圖示了比特可被存儲在存儲電路中的第一方式；

圖2B根據一些實施例圖示了比特可被存儲在存儲電路中的第二方式；

圖3圖示了可實現將MTE標簽編碼到差錯比特(例如，ECC比特)中的一種方式；

圖4根據一些實施例更詳細圖示了生成電路；

圖5根據一些實施例更詳細圖示了測試電路；

圖6根據一些實施例圖示了可用于測試兩條數據線中的數據值的電路的示例；并且

圖7根據一些實施例圖示了示出用于裝置的操作的過程的流程圖。

具體實施方式

在參考附圖論述實施例之前，提供對實施例的以下描述。

根據一個示例配置，提供了一種數據處理裝置，包括：存儲電路，包括多條線，所述多條線中的每一者包括數據值；以及訪問電路，用于一次訪問所述多條線中的一對線，所述多條線中的所述一對線包括與所述數據值不同的額外數據值，并且包括多個差錯比特，這些差錯比特用于檢測或糾正所述多條線中的所述一對線中的每條線中的數據值中的差錯。