[發明專利]一種用于SOI工藝的橫向SCR抗靜電結構及其制備方法

在審

• 申請號: 202011548927.0
• 申請日: 2020-12-24
• 公開（公告）號: CN112530938A
• 公開（公告）日: 2021-03-19
• 發明（設計）人: 吳會利;尹自強
• 申請（專利權）人: 中國電子科技集團公司第四十七研究所
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L27/12;H01L21/84
• 代理公司: 沈陽科苑專利商標代理有限公司 21002
• 代理人: 于曉波

本發明公開了一種用于SOI工藝的橫向SCR抗靜電結構及其制備方法，屬于集成電路技術領域。該SCR抗靜電結構整體采用環狀結構，包括四個區域，構成SCR的橫向PNPN結構，并利用金屬布線引出，可以根據要求對雜質濃度和尺寸進行調整，采用深槽隔離，可以放置在電路的任何位置。采用高能離子注入及激光退火實現對摻雜濃度及摻雜區尺寸上的精確控制，離子注入采用兩步進行，注入射程分別為外延層厚度的40％和30％，采用激光退火工藝實現雜質再擴散，該工藝制備在電路其他結構形成后進行，不經過熱過程，不會對電路功能和性能產生影響；采用深槽隔離工藝過程實現對SCR抗靜電結構的物理及電學隔離。

技術領域

本發明涉及集成電路技術領域，具體涉及一種用于SOI工藝的橫向SCR抗靜電結構及其制備方法。

背景技術

隨著集成電路的不斷發展，在集成電路芯片的測試、封裝、運輸等環節產生的靜電是導致產品可靠性下降的主要因素，如何設計和制備芯片的抗靜電結構，即滿足抗靜電指標要求，同時又較容易實現，已經成為國內外研究的一個重點課題。目前較常見的抗靜電結構包括二極管、三極管、MOS器件、SCR(可控硅)等，其中SCR結構由于其更高的魯棒性，廣泛應用于CMOS等集成電路中。

隨著加工技術的發展及加工能力的提升，集成電路的尺寸不斷縮小，目前主流制程工藝達到了28nm水平，由于SCR結構固有的PNPN結構、雜質橫向擴散等方面影響，如圖1所示，采用常規工藝制備面積較大，傳統SCR結構主要是隨阱區或注入區形成，不能自由選擇摻雜濃度和摻雜區尺寸，無法滿足越來越高的小型化需求，同時過多的雜質注入、熱過程等對SCR性能也帶來較大影響。在要求較小面積情況下，尤其對于SOI這種淺結工藝，如何形成有效的SCR抗靜電結構，同時滿足SCR觸發電壓、維持電壓等要求，本專利在設計思路及制備工藝上做出新的嘗試。

發明內容

本發明目的是提供一種用于SOI工藝的橫向SCR抗靜電結構及其制備方法，在滿足抗靜電性能情況下實現結構小型化，可廣泛應用于多種電路設計，在制備工藝方面依靠先進注入及激光退火設備，工藝簡單，且可以實現對摻雜濃度及摻雜區尺寸上的精確控制。

本發明為實現上述目的所采用的技術方案是：

一種用于SOI工藝的橫向SCR抗靜電結構，該SCR抗靜電結構包括四個區域，采用環狀結構構成SCR的橫向PNPN結構，并利用金屬布線引出，結構尺寸能夠進行調整，采用深槽隔離，可以放置在電路的任何位置。

環狀PNPN橫向SCR抗靜電結構，可以根據要求選擇雜質濃度及尺寸，利用工藝實現對SCR參數特性的調整。

該SCR抗靜電結構在其他結構形成后進行制備，可以放置在電路的大部分預留區域，具有較高的設計自由度。

所述用于SOI工藝的橫向SCR抗靜電結構的制備方法，包括以下步驟：

(1)進行N區光刻，形成注入區阻擋層，再進行兩次高能磷注入，注入射程分別為外延層的40％和30％，P區也采用相同工藝形成，如果需要調整某區域雜質濃度，可以重復進行光刻、注入工藝過程；

(2)形成SCR結構后進行深槽刻蝕，低溫氧化形成側壁保護，采用PECVD方式淀積多晶硅進行深槽填充，采用CMP化學機械研磨保證表面平坦化，最后低溫氧化形成表面氧化層；

(3)依次進行孔刻蝕、金屬淀積和金屬刻蝕，形成電極引出，實現SCR抗靜電結構功能。

該抗靜電結構采用高能離子注入，通過激光退火完成雜質的再分布，可以實現對摻雜濃度及摻雜區尺寸上的精確控制；該工藝制備在電路其他結構形成后進行，不經過熱過程，不會對電路功能和性能產生影響。

高能離子注入分為兩步進行，根據SCR的抗ESD要求，得出各區域摻雜濃度，并確定注入雜質劑量和能量，第一步要求注入射程達到外延層厚度的40％，第二步注入射程達到外延層厚度的30％。