[發明專利]增強型功率半導體器件結構及其制備方法

有效

• 申請號: 202011543478.0
• 申請日: 2020-12-23
• 公開（公告）號: CN112670341B
• 公開（公告）日: 2023-08-15
• 發明（設計）人: 曾巧玉;李成果;姜南;尹雪兵;葛曉明;曾昭燴;陳志濤
• 申請（專利權）人: 廣東省科學院半導體研究所
• 主分類號: H01L29/778
• 分類號: H01L29/778;H01L21/335;H01L29/423;H01L29/06
• 代理公司: 北京商專永信知識產權代理事務所(普通合伙) 11400
• 代理人: 李彬彬;陳莉娥

1.增強型功率半導體器件結構，其特征在于，包括：

具有2DEG的異質結；

位于所述異質結上方的源電極、p型柵和漏電極；以及

設置于所述p型柵上的柵電極；

其中，所述p型柵具有臺階式結構，臺階式結構中的至少部分臺階段是以p型柵的厚度最大的臺階段為起始點向漏電極側延伸的減薄臺階段，所述柵電極設置于p型柵的厚度最大的臺階段上，且所述厚度最大的臺階段的厚度設置成能夠使得位于所述柵電極下方的異質結中的2DEG耗盡；

所述p型柵的材料為N極性，所述p型柵通過第一刻蝕和第二刻蝕制得，且第二刻蝕采用濕法腐蝕工藝；

所述p型柵為疊層的復合結構，所述疊層的復合結構p型柵由類型為p-型的柵層與類型為p型的柵層交替形成的p-/p型疊層柵。

2.根據權利要求1所述的增強型功率半導體器件結構，其特征在于，還包括設于所述柵電極上方的金屬場板；其中，

所述金屬場板至少覆蓋p型柵的與所述柵電極對應的臺階段。

3.根據權利要求2所述的增強型功率半導體器件結構，其特征在于，所述金屬場板覆蓋p型柵的所有臺階段。

4.根據權利要求1至3任一項所述的增強型功率半導體器件結構，其特征在于，所述減薄臺階段的數量為多個，且多個減薄臺階段中至少有兩個臺階段的厚度是不同的；或者，

所述減薄臺階段的數量為兩個，且兩個減薄臺階段的厚度不同；或者，

所述減薄臺階段的數量為一個。

5.根據權利要求4所述的增強型功率半導體器件結構，其特征在于，在所述減薄臺階段為兩個和多個時，所述向漏電極側延伸的各減薄臺階段的厚度設置成沿朝向漏電極的方向逐漸減小。

6.權利要求1至5任一項所述增強型功率半導體器件結構的制備方法，其特征在于，包括以下步驟：

步驟S1：制備第一基體；

步驟S2：在所述第一基體上依次生長高阻層和勢壘層，并在高阻層和勢壘層之間形成具有2EDG的異質結；

步驟S3：在所述勢壘層上生長p型柵層，所述p型柵層采用N極性材料制成；

步驟S4：對所述p型柵層進行刻蝕，以形成具有臺階式結構的p型柵，其中，刻蝕形成的臺階式結構中包括有一個具有最大厚度的臺階段和向最大厚度的臺階段的至少一側延伸的至少一個減薄臺階段，所述最大厚度設置成能夠使得位于其下方的異質結中的2DEG耗盡；

步驟S5：在所述勢壘層上的減薄臺階段一側制備漏電極，在勢壘層上的漏電極的相對側制備源電極，并在所述p型柵的具有最大厚度的臺階段上生長柵電極；

其中，在步驟S4中，對所述p型柵層進行刻蝕，以形成具有臺階式結構的p型柵包括

步驟S41：對所述p型柵層進行至少一次第一刻蝕，形成第一柵層結構，其中，所述第一柵層結構完全覆蓋所述勢壘層的表面；

步驟S42：對所述第一柵層結構進行至少一次第二刻蝕，形成具有臺階式結構的p型柵；

至少第二刻蝕是采用濕法腐蝕工藝實現。

7.根據權利要求6所述的增強型功率半導體器件結構的制備方法，其特征在于，所述第一刻蝕和第二刻蝕采用相同的技術或采用不同的技術實現。

8.根據權利要求7所述的增強型功率半導體器件結構的制備方法，其特征在于，在步驟S5之后還包括：

步驟S6：在所述勢壘層、源電極、漏電極、p型柵和柵電極的表面生長介質膜，并在介質膜的對應位置開孔，以露出所述源電極、漏電極和柵電極；

步驟S7：在所述介質膜上方制備至少覆蓋p型柵的與所述柵電極對應的臺階段的金屬場板，并將所述金屬場板與所述源電極和介質膜中的至少一者連接，或將所述金屬場板與所述柵電極和介質膜中的至少一者連接。