[發明專利]驗證用于多級部件的硬件設計

在審

• 申請號: 202011538039.0
• 申請日: 2020-12-23
• 公開（公告）號: CN113051865A
• 公開（公告）日: 2021-06-29
• 發明（設計）人: 羅伯特·麥凱美
• 申請（專利權）人: 暢想科技有限公司
• 主分類號: G06F30/398
• 分類號: G06F30/398;G06F115/02
• 代理公司: 北京東方億思知識產權代理有限責任公司 11258
• 代理人: 郭妍

本文涉及驗證用于多級部件的硬件設計。方法包括：針對從第二階段到最后一個階段的多個階段中的每個階段：(a)驗證如果當在一個周期中所述階段由任何一組輸入啟用并且在后續周期中由第一最小輸入序列啟用任何后續階段時實例化處于相同狀態，則所述硬件設計的所述實例化的所述輸出數據的相關部分相同；以及(b)驗證如果所述實例化在以下情況下處于相同狀態，則所述硬件設計的所述實例化的所述輸出數據的所述相關部分相同：(i)當在一個周期中所述階段被啟用并且在后續周期中由第二最小輸入序列啟用任何后續階段時，以及(ii)當所述階段停止，然后所述階段在下一個周期中被啟用，并且在后續周期中由所述第二最小輸入序列啟用所述后續階段時。

技術領域

本申請涉及用于驗證用于集成電路的硬件設計，具體地，用于多級部件的硬件設計的方法和系統。

背景技術

許多電子裝置諸如片上系統(SoC)，包括一個或多個多級部件。多級部件是接收輸入數據并且通過在多個連續階段中的每個階段處理輸入數據來生成其輸出數據的部件。多個階段中的每個階段可以由不同的一組硬件邏輯來實現，或者多個階段中的一個或多個階段可以由相同的硬件邏輯來實現。例如，用于實現(a+b)*4的第一示例性兩級部件可包括兩組硬件邏輯，其中在第一階段中，第一組硬件邏輯計算a+b，并且在第二階段中，第二組硬件邏輯計算第一階段的輸出(即，a+b)乘以4。用于實現(a+b+4)的第二示例性兩級部件可包括單組硬件邏輯，其中在第一階段，該組硬件邏輯計算a+b，并且在第二階段，相同的硬件邏輯計算第一階段的輸出(a+b)和4之和。

如果每個階段都由外部信號單獨啟用，則多級部件被稱為是階段啟用的，該外部信號在本文中可被稱為啟用信號。在階段啟用的多級部件中，數據分階段地移動通過部件，直到下一個階段由啟用信號啟用時才在每個階段停止。

圖1中示出了被階段啟用的示例性多級部件100。在該示例中，多級部件100包括四個階段102、104、106、108，每個階段由對應的啟用信號啟用：啟用₀、啟用₁、啟用₂以及啟用₃。當每個階段被啟用時，輸入數據分階段地移動通過部件100。例如，當在第一周期中階段零102由啟用₀啟用時，階段零102處理輸入數據A以產生輸出數據A0。如果隨后在第二周期中階段一104由啟用₁啟用，則階段零的輸出(A0)由階段一104處理以產生輸出數據A1。如果隨后在第三周期中階段二106由啟用₂啟用，則階段一的輸出(A1)由階段二106處理以產生輸出數據A2。如果隨后在第四周期中階段三108由啟用3啟用，則第二階段的輸出(A2)由階段三108處理以產生輸出數據A3。盡管在圖1中未明確示出，但在每個階段102、104、106、108之前可具有一組一個或多個輸入寄存器，當所述階段被啟用時，該組一個或多個輸入寄存器由所述階段讀取。例如，階段零102之前可以是一組一個或多個輸入寄存器，用于存儲階段零102的輸入數據(例如，A)，并且當階段零102被啟用時，階段零102讀取存儲在一個或多個階段零102輸入寄存器中的數據，處理該數據(例如，A)以生成階段零的輸出數據(例如，A0)。階段零的輸出數據(例如，A0)然后被存儲在階段一104的一個或多個輸入寄存器中。

雖然在圖1的示例中，在輸入數據A的處理過程中未發生停止，但在其他情況下，在輸入數據A的處理過程中一個或多個階段可停止(即，未被啟用)，使得處理輸入數據A所花費的時間長于4個周期。當階段停止(即，未被啟用)時，該階段不處理新的數據。因此，當階段停止時，該階段的輸出數據保持不變(例如，下一個階段的一個或多個輸入寄存器中的數據不更新)。例如，如圖2所示，如果不像在圖1的示例中那樣在周期4中啟用階段三108，則階段三108直到周期6時才被啟用。在周期6中啟用階段三108使階段三108處理第二階段(A2)的輸出以產生輸出數據A3’。

生成多級部件通常包括開發描述體現部件的集成電路的結構和/或功能的硬件設計；驗證或測試硬件設計以確保根據設計制造的集成電路將如預期那樣工作；以及一旦被驗證，則根據硬件設計在集成電路制造系統處制造集成電路。