[發明專利]一種捷聯慣導解算信號與外部系統時鐘同步方法

有效

• 申請號: 202011528138.0
• 申請日: 2020-12-22
• 公開（公告）號: CN112729284B
• 公開（公告）日: 2023-06-27
• 發明（設計）人: 粟偉;劉曉東;張銳;顏麗華;朱懷東
• 申請（專利權）人: 重慶華渝電氣集團有限公司
• 主分類號: G01C21/16
• 分類號: G01C21/16
• 代理公司: 重慶博凱知識產權代理有限公司 50212
• 代理人: 黃河

1.一種捷聯慣導解算信號與外部系統時鐘同步方法，其特征在于：將慣性儀表信號的采集時刻與外部系統時鐘的同步時刻對齊，并對慣性儀表信號的采集、解算和輸出過程進行時序編排，以使得系統信號延時固定且控制在設置的安全延時閾值以內；

具體包括如下步驟：

S1：將外部系統時鐘的同步起始時刻定義為零時刻，并作為慣性儀表信號的采集起始時刻T₀；

S2：設定慣性儀表信號的采集時段、解算時段和輸出時段；

S3：根據外部系統時鐘的同步周期設定解算起始時刻T₁和輸出起始時刻T₂；

S4：分別在采集起始時刻T₀、解算起始時刻T₁和輸出起始時刻T₂進行慣性儀表信號的采集、解算和輸出，并使得解算后航姿信號的輸出完成時刻處于外部系統時鐘的同步周期之內，且與外部系統時鐘的同步完成時刻之間的時差小于安全延時閾值；

同步方法基于捷聯慣導系統實施；

所述捷聯慣導系統包括陀螺儀、加速度計和系統解算板，所述系統解算板包括FPGA模塊及DSP模塊；所述陀螺儀及加速度計均連接至所述系統解算板，所述陀螺儀及加速度計用于采集慣性儀表信號并通過串口發送至系統解算板，所述系統解算板將解算后的信號通過DPS模塊輸出；

步驟S4中，進行慣性儀表信號的采集、解算和輸出時，具體包括以下步驟：

S11：T₀時刻開始，以設置的信號采樣頻率多次采樣陀螺儀及加速度計的慣性儀表信號，并由FPGA模塊累加鎖存；

S12：DSP模塊在T₁時刻接收FPGA模塊轉發的慣性儀表信號并解算得到航姿信號；

S13：DSP模塊在T₂時刻輸出航姿信號，并在外部系統時鐘的同步完成時刻之前完成輸出。

2.如權利要求1所述的捷聯慣導解算信號與外部系統時鐘同步方法，其特征在于：外部系統時鐘的同步周期為10ms；信號采樣頻率為1ms，該信號采樣頻率為外部系統時鐘的同步周期以FPGA模塊倍頻所得；當外部系統時鐘的同步信號到來時，以該外部系統時鐘的同步起始時刻作為FPGA模塊的倍頻起點。

3.如權利要求2所述的捷聯慣導解算信號與外部系統時鐘同步方法，其特征在于：DSP模塊的執行頻率為100Hz，解算運行時間為1.5ms，信號輸出延時為1.5ms；解算時段和輸出時段均小于2ms。

4.如權利要求3所述的捷聯慣導解算信號與外部系統時鐘同步方法，其特征在于：步驟S12中，通過雙子樣解算法解算得到航姿信號；雙子樣解算法的運行頻率為100Hz。

5.如權利要求4所述的捷聯慣導解算信號與外部系統時鐘同步方法，其特征在于：步驟S11中，以1ms的信號采樣頻率采樣五次陀螺儀及加速度計的慣性儀表信號，即從T₀時刻開始，以5ms為一組采樣陀螺儀及加速度計的慣性儀表信號。

6.如權利要求5所述的捷聯慣導解算信號與外部系統時鐘同步方法，其特征在于：步驟S12中，雙子樣解算法中用于解算的第一組5ms的信號為零，第二組5ms的信號為當前時刻的慣性儀表信號。

7.如權利要求1所述的捷聯慣導解算信號與外部系統時鐘同步方法，其特征在于：所述安全延時閾值為外部系統時鐘的單個時鐘周期值。