[發明專利]高速串行通信的數據相位校正方法、電子裝置和存儲介質

有效

• 申請號: 202011511512.6
• 申請日: 2020-12-18
• 公開（公告）號: CN112260814B
• 公開（公告）日: 2021-03-30
• 發明（設計）人: 蔡鵬;方建正;鐘鋒浩
• 申請（專利權）人: 杭州長川科技股份有限公司
• 主分類號: H04L7/00
• 分類號: H04L7/00;H04L7/02
• 代理公司: 杭州華進聯浙知識產權代理有限公司 33250
• 代理人: 龍偉

本申請涉及一種高速串行通信的數據相位校正方法、電子裝置和計算機可讀存儲介質。該方法包括：判斷接收端基于捕獲時鐘能否正確讀取接收信號；在接收端基于捕獲時鐘能夠正確讀取接收信號的情況下，對接收信號進行預設時長的延遲；判斷接收端基于捕獲時鐘能否正確讀取接收信號；在接收端基于捕獲時鐘能夠正確讀取接收信號的情況下，將預設時長的一半作為接收信號的相位校正延時。通過本申請，解決了相關技術中捕獲時鐘與接收信號之間變化的相位漂移導致通訊失敗的問題，提高了通信穩定性。

技術領域

本申請涉及數字電路領域，特別是涉及高速串行通信的數據相位校正方法、電子裝置和計算機可讀存儲介質。

背景技術

在基于現場可編程邏輯門陣列（Field Programmable Gate Array，簡稱為FPGA）的高速串行通信中，主從通信兩端通過串行器解串器（SERializer/DESerializer，簡稱為SERDES）將串行數據轉化為并行數據。

在沒有采用隨路時鐘的場景下，接收端基于捕獲時鐘接收發送端的發送數據。然而對于接收端來說，由于印制電路板（Printed Circuit Board，簡稱為PCB）走線延時的影響，導致接收端的時鐘信號可能無法在邊沿穩定地捕捉到發送端的發送數據，在這種情況下需要調節接收信號和捕獲時鐘之間的相位關系，從而保證接收端可以正確穩定地收到發送端的數據以保證后續的通信。

對于常見的高速串行通信，PCB的走線延時通常是固定的，因此發送信號達到接收端時與捕獲時鐘之間的相位關系是固定的。在這種情況下，只需要計算岀這個固定的相位偏差，并將這個偏差補償到鏈路中，就可以穩定地收到發送端發出的數據。

圖1是根據相關技術的發送端與接收端通過隔離器隔離時的數據收發的示意圖，如圖1所示，當主從兩端的通訊鏈路中間經過隔離器隔離時，受到隔離器低穩定性的影響，導致每次接收端、發送端及隔離器上電后，接收端的捕獲時鐘和接收信號之間的相位關系都會發生變化。而且，隔離器從開始工作到穩定工作的過程中，還受到溫度等因素的影響，使得隔離器兩端的信號相位出現變化，導致接收端的捕獲時鐘與接收信號之間的相位關系發生漂移。因此，采用固定的相位延時來補償通訊鏈路已經不能夠解決捕獲時鐘與接收信號之間變化的相位漂移導致通訊失敗的問題。

發明內容

本申請實施例提供了一種高速串行通信的數據相位校正方法、電子裝置和計算機可讀存儲介質，以解決相關技術中捕獲時鐘與接收信號之間變化的相位漂移導致通訊失敗的問題。

第一方面，本申請實施例提供了一種高速串行通信的數據相位校正方法，應用于接收信號與捕獲時鐘之間的相位校正，包括：判斷所述接收端基于所述捕獲時鐘能否正確讀取所述接收信號；在所述接收端基于所述捕獲時鐘能夠正確讀取所述接收信號的情況下，對所述接收信號進行預設時長的延遲；判斷所述接收端基于所述捕獲時鐘能否正確讀取所述接收信號；在所述接收端基于所述捕獲時鐘能夠正確讀取所述接收信號的情況下，將所述預設時長的一半作為所述接收信號的相位校正延時。

在其中一些實施例中，判斷所述接收端基于所述捕獲時鐘能否正確讀取所述接收信號包括：判斷所述接收端基于所述捕獲時鐘讀取的所述接收信號是否能夠通過數據完整性校驗；若是，則確定所述接收端基于所述捕獲時鐘能夠正確讀取所述接收信號，否則，確定所述接收端基于所述捕獲時鐘不能夠正確讀取所述接收信號。

在其中一些實施例中，判斷所述接收端基于所述捕獲時鐘能否正確讀取所述接收信號包括：判斷所述接收端基于所述捕獲時鐘讀取的所述接收信號是否為預設信號；若是，則確定所述接收端基于所述捕獲時鐘能夠正確讀取所述接收信號，否則，確定所述接收端基于所述捕獲時鐘不能夠正確讀取所述接收信號。