[發(fā)明專利]高精度兩步型逐次逼近寄存器模數(shù)轉(zhuǎn)換器

在審

• 申請(qǐng)?zhí)枺?/td>: 202011509041.5
• 申請(qǐng)日: 2020-12-18
• 公開（公告）號(hào): CN112600560A
• 公開（公告）日: 2021-04-02
• 發(fā)明（設(shè)計(jì)）人: 姚劍鋒;王自鑫;張順;袁鳳江;楊銳佳;胡炳翔
• 申請(qǐng)（專利權(quán)）人: 佛山市藍(lán)箭電子股份有限公司
• 主分類號(hào): H03M1/14
• 分類號(hào): H03M1/14
• 代理公司: 佛山匯能知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 44410
• 代理人: 周詳;張俊平

本發(fā)明屬于模擬集成電路技術(shù)領(lǐng)域，具體涉及一種高精度兩步型逐次逼近寄存器模數(shù)轉(zhuǎn)換器，包括采樣保持電路、第一級(jí)子模數(shù)轉(zhuǎn)換器、第二級(jí)子模數(shù)轉(zhuǎn)換器、逐次逼近寄存器邏輯電路、并行轉(zhuǎn)串行接口電路，采樣保持電路與第一級(jí)子模數(shù)轉(zhuǎn)換器連接，第一級(jí)子模數(shù)轉(zhuǎn)換器與第二級(jí)子模數(shù)轉(zhuǎn)換器連接，第一級(jí)子模數(shù)轉(zhuǎn)換器和第二級(jí)子模數(shù)轉(zhuǎn)換器分別與逐次逼近寄存器邏輯電路連接，逐次逼近寄存器邏輯電路與并行轉(zhuǎn)串行接口電路連接，第一級(jí)子模數(shù)轉(zhuǎn)換器和第二級(jí)子模數(shù)轉(zhuǎn)換器還分別與動(dòng)態(tài)比較器連接，在連接第一級(jí)子模數(shù)轉(zhuǎn)換器與第二級(jí)子模數(shù)轉(zhuǎn)換器的電路上還設(shè)置有余量放大器和數(shù)字校準(zhǔn)模塊。本發(fā)明在大幅度提高SAR ADC精度的同時(shí)，改善了其總體性能。

技術(shù)領(lǐng)域

本發(fā)明屬于模擬集成電路技術(shù)領(lǐng)域，具體涉及一種高精度兩步型逐次逼近寄存器模數(shù)轉(zhuǎn)換器。

背景技術(shù)

逐次逼近寄存器模數(shù)轉(zhuǎn)換器(successive approximation register analog todigital converter，簡(jiǎn)稱為SAR ADC)，又稱為二進(jìn)制模數(shù)轉(zhuǎn)換器，是一種是將模擬量轉(zhuǎn)化為可以被計(jì)算機(jī)等信息處理裝置識(shí)別的數(shù)字量的集成電路結(jié)構(gòu)形式。SAR ADC由于有面積小、低功耗等特點(diǎn)而被廣泛應(yīng)用。

SAR ADC的技術(shù)指標(biāo)有很多，包括分辨率、有效位數(shù)(effective number of bits，ENOB)、精度、轉(zhuǎn)換速率、微分非線性誤差(differential non-linear，DNL)、積分非線性誤差(integration non-linear，INL)、信噪比、功耗以及芯片面積等。其中，部分技術(shù)指標(biāo)是難以兼容的，以精度和芯片面積為例，孤立地說，SAR ADC的精度越高越好，芯片面積越小越好，但精度的提高往往會(huì)導(dǎo)致芯片面積增大，從而影響SAR ADC的總體性能。因此，目前生產(chǎn)和科研實(shí)踐中常用的SAR ADC的精度為8-10位。具體原因如下：

SAR ADC精度的提高，會(huì)導(dǎo)致高位電容顯著增大，致使電容的匹配度減小或面積變大。雖然通過橋式搭建電容陣列可以減小高位電容的大小，但在橋式電容陣列中，橋接電容的大小將不是整數(shù)倍單位電容，致使電容的匹配度下降，SAR ADC的轉(zhuǎn)化準(zhǔn)確性也因此減小。而如果使用傳統(tǒng)的電容陣列，那么隨著精度的提高，電容的大小將以2^i增加(2的i次方增加，i為精度位數(shù))，致使最高位電容的尺寸顯著增大，這就會(huì)增大芯片的面積、增大電路的功耗和采樣時(shí)所需時(shí)間等，從而影響芯片的各項(xiàng)性能。

發(fā)明內(nèi)容

本發(fā)明的目的旨在切實(shí)有效地提高SAR ADC的精度，并改善其總體性能，從而克服上述現(xiàn)有技術(shù)的缺陷。該目的是通過下述技術(shù)方案實(shí)現(xiàn)的：

一種高精度兩步型逐次逼近寄存器模數(shù)轉(zhuǎn)換器，包括采樣保持電路、第一級(jí)子模數(shù)轉(zhuǎn)換器、第二級(jí)子模數(shù)轉(zhuǎn)換器、逐次逼近寄存器邏輯電路、并行轉(zhuǎn)串行接口電路，采樣保持電路與第一級(jí)子模數(shù)轉(zhuǎn)換器連接，第一級(jí)子模數(shù)轉(zhuǎn)換器與第二級(jí)子模數(shù)轉(zhuǎn)換器連接，第一級(jí)子模數(shù)轉(zhuǎn)換器和第二級(jí)子模數(shù)轉(zhuǎn)換器分別與逐次逼近寄存器邏輯電路連接，逐次逼近寄存器邏輯電路與并行轉(zhuǎn)串行接口電路連接，第一級(jí)子模數(shù)轉(zhuǎn)換器和第二級(jí)子模數(shù)轉(zhuǎn)換器還分別與動(dòng)態(tài)比較器連接，在連接第一級(jí)子模數(shù)轉(zhuǎn)換器與第二級(jí)子模數(shù)轉(zhuǎn)換器的電路上還設(shè)置有余量放大器(RA)和數(shù)字校準(zhǔn)模塊，余量放大器的一端通過第一開關(guān)(S_DMC1)與第一級(jí)子模數(shù)轉(zhuǎn)換器連接，余量放大器的另一端通過第二開關(guān)(S_DMC2)與第二級(jí)子模數(shù)轉(zhuǎn)換器連接。

在上述技術(shù)方案的基礎(chǔ)上，本發(fā)明可附加下述技術(shù)手段，以便更好地或者更有針對(duì)性地實(shí)現(xiàn)本發(fā)明的目的：