[發(fā)明專利]模數(shù)轉(zhuǎn)換器自動(dòng)測(cè)試系統(tǒng)

在審

• 申請(qǐng)?zhí)枺?/td>: 202011508360.4
• 申請(qǐng)日: 2020-12-18
• 公開（公告）號(hào): CN114650054A
• 公開（公告）日: 2022-06-21
• 發(fā)明（設(shè)計(jì)）人: 范佳春
• 申請(qǐng)（專利權(quán)）人: 圣邦微電子（北京）股份有限公司
• 主分類號(hào): H03M1/10
• 分類號(hào): H03M1/10
• 代理公司: 北京成創(chuàng)同維知識(shí)產(chǎn)權(quán)代理有限公司 11449
• 代理人: 蔡純;張靖琳

本發(fā)明公開了一種模數(shù)轉(zhuǎn)換器自動(dòng)測(cè)試系統(tǒng)，包括：測(cè)試母板，包括被測(cè)模數(shù)轉(zhuǎn)換器的安置裝置、連接裝置和測(cè)試接口；CPLD，通過測(cè)試接口與安置在測(cè)試母板上的被測(cè)模數(shù)轉(zhuǎn)換器子板連接，用于根據(jù)第一時(shí)鐘信號(hào)和相應(yīng)的控制指令對(duì)被測(cè)模數(shù)轉(zhuǎn)換器輸出的被測(cè)數(shù)據(jù)進(jìn)行數(shù)據(jù)采集；存儲(chǔ)器，與CPLD連接，用于對(duì)CPLD采集的被測(cè)數(shù)據(jù)進(jìn)行存儲(chǔ)；上位機(jī)，與CPLD連接，用于向CPLD傳輸多種控制指令，以及根據(jù)第二時(shí)鐘信號(hào)接收存儲(chǔ)的被測(cè)數(shù)據(jù)，以對(duì)被測(cè)數(shù)據(jù)進(jìn)行數(shù)據(jù)處理后實(shí)現(xiàn)對(duì)被測(cè)模數(shù)轉(zhuǎn)換器的性能測(cè)試。該系統(tǒng)的抗干擾能力強(qiáng)、穩(wěn)定性高，能夠確保在對(duì)被測(cè)模數(shù)轉(zhuǎn)換器批量測(cè)試和實(shí)驗(yàn)室驗(yàn)證測(cè)試時(shí)的準(zhǔn)確性和可靠性。

技術(shù)領(lǐng)域

本發(fā)明涉及芯片測(cè)試技術(shù)領(lǐng)域，具體涉及一種模數(shù)轉(zhuǎn)換器自動(dòng)測(cè)試系統(tǒng)。

背景技術(shù)

隨著工、農(nóng)業(yè)的發(fā)展，多路數(shù)據(jù)采集勢(shì)必將得到越來越多的應(yīng)用，為適應(yīng)這一趨勢(shì)，作這方面的研究就顯得十分重要。總之，不論在哪個(gè)應(yīng)用領(lǐng)域中，數(shù)據(jù)采集與處理將直接影響工作效率和所取得的經(jīng)濟(jì)效益。數(shù)據(jù)采集系統(tǒng)，從嚴(yán)格的意義上來說，應(yīng)該是用計(jì)算機(jī)控制的多路數(shù)據(jù)自動(dòng)檢測(cè)或巡回檢測(cè)，并且能夠?qū)?shù)據(jù)實(shí)行存儲(chǔ)、處理、分析計(jì)算以及從檢測(cè)的數(shù)據(jù)中提取可用的信息，供顯示、記錄、打印或描繪的系統(tǒng)。

在數(shù)據(jù)采集系統(tǒng)中，ADC(Analog-to-Digital Converter，模擬/數(shù)字轉(zhuǎn)換器)是模擬量與數(shù)字量接口的關(guān)鍵部件。現(xiàn)實(shí)世界中的信號(hào)，如溫度、聲音、無線電波、或者圖像等，都是模擬信號(hào)，需要轉(zhuǎn)換成容易儲(chǔ)存、進(jìn)行編碼、壓縮、或?yàn)V波等處理的數(shù)字形式，模擬/數(shù)字轉(zhuǎn)換器正是為此而誕生，發(fā)揮出不可替代的作用。目前，隨著數(shù)字處理技術(shù)的飛速發(fā)展，在通訊、消費(fèi)電器、工業(yè)與醫(yī)療儀器以及軍工產(chǎn)品中，對(duì)高速ADC的需求越來越多。高速ADC的動(dòng)態(tài)測(cè)試是進(jìn)行ADC研究、新產(chǎn)品試制和開發(fā)，以及ADC生產(chǎn)與應(yīng)用中不可缺少的一個(gè)重要手段。ADC的性能好壞直接影響整個(gè)系統(tǒng)指標(biāo)的高低和性能好壞，從而使得ADC的性能測(cè)試變得十分重要。高速、高精度、低功耗、多通道是ADC未來的發(fā)展趨勢(shì)。而在ADC芯片測(cè)試過程中，對(duì)ADC輸出采集數(shù)據(jù)能力的檢測(cè)，是測(cè)試的關(guān)鍵，但在現(xiàn)有的ADC芯片采集系統(tǒng)，沒有涉及到這部分的設(shè)計(jì)。

同時(shí)，現(xiàn)有的高速ADC芯片的自動(dòng)測(cè)試方法，大多是采用FPGA(Field-Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列)作為核心器件，但在批量測(cè)試過程中，F(xiàn)PGA的抗干擾能力差，穩(wěn)定性不容易保障，且核心電路過于復(fù)雜，可靠性差。

因此，有必要提供改進(jìn)的技術(shù)方案以克服現(xiàn)有技術(shù)中存在的以上技術(shù)問題。

發(fā)明內(nèi)容

為了解決上述技術(shù)問題，本發(fā)明提供了一種模數(shù)轉(zhuǎn)換器自動(dòng)測(cè)試系統(tǒng)，該系統(tǒng)的抗干擾能力強(qiáng)、穩(wěn)定性高，能夠確保在對(duì)被測(cè)模數(shù)轉(zhuǎn)換器批量測(cè)試和實(shí)驗(yàn)室驗(yàn)證測(cè)試時(shí)的準(zhǔn)確性和可靠性。

根據(jù)本公開提供的一種模數(shù)轉(zhuǎn)換器自動(dòng)測(cè)試系統(tǒng)，包括：測(cè)試母板，包括被測(cè)模數(shù)轉(zhuǎn)換器的安置裝置、連接裝置和測(cè)試接口；

復(fù)雜可編程邏輯器件(CPLD)，通過所述測(cè)試接口與安置在所述測(cè)試母板上的被測(cè)模數(shù)轉(zhuǎn)換器子板連接，用于根據(jù)第一時(shí)鐘信號(hào)和相應(yīng)的控制指令對(duì)被測(cè)模數(shù)轉(zhuǎn)換器輸出的被測(cè)數(shù)據(jù)進(jìn)行數(shù)據(jù)采集；

存儲(chǔ)器，與所述CPLD連接，用于對(duì)所述CPLD采集的所述被測(cè)數(shù)據(jù)進(jìn)行存儲(chǔ)；

上位機(jī)，與所述CPLD連接，用于向所述CPLD傳輸多種控制指令，以及根據(jù)第二時(shí)鐘信號(hào)接收存儲(chǔ)的所述被測(cè)數(shù)據(jù)，以對(duì)所述被測(cè)數(shù)據(jù)進(jìn)行數(shù)據(jù)處理后實(shí)現(xiàn)對(duì)所述被測(cè)模數(shù)轉(zhuǎn)換器的性能測(cè)試。

可選地，所述CPLD包括：

串口接收模塊，用于通過串口接收所述上位機(jī)傳輸?shù)亩喾N控制指令；

數(shù)據(jù)采集模塊，用于根據(jù)所述第一時(shí)鐘信號(hào)和所述多種控制指令中的采集指令控制實(shí)現(xiàn)對(duì)被測(cè)模數(shù)轉(zhuǎn)換器輸出的被測(cè)數(shù)據(jù)的數(shù)據(jù)采集；

讀寫控制模塊，用于根據(jù)所述多種控制指令中的讀指令和寫指令控制對(duì)所述存儲(chǔ)器的數(shù)據(jù)讀寫；