[發明專利]零緩沖流水的可重構處理單元陣列及零緩沖流水方法

在審

• 申請號: 202011506076.3
• 申請日: 2020-12-18
• 公開（公告）號: CN112506853A
• 公開（公告）日: 2021-03-16
• 發明（設計）人: 尹首一;謝思敏;谷江源;鐘鳴;羅列;張淞;王智;韓慧明;劉雷波;魏少軍
• 申請（專利權）人: 清華大學
• 主分類號: G06F15/78
• 分類號: G06F15/78;G06F5/06
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 薛平;周曉飛

本發明公開了一種零緩沖流水的可重構處理單元陣列及零緩沖流水方法，零緩沖流水的可重構處理單元陣列PEA中的處理單元PE之間的數據傳輸、PE對PE中的局部寄存器LR的讀寫、PEA對PEA中全局寄存器GR和共享存儲器SM的訪問不經過先進先出存儲器FIFO，采用包含有停頓周期數的配置信息在可重構處理器上對運算算子進行靜態調度，基于所述停頓周期數確定每個運算算子所對應的PE的啟動時間，實現零緩沖流水。本發明通過配置信息的軟件定義方式，利用停頓周期數從而忽略了FIFO的開銷，減少了數據傳輸和處理的延遲，也因此極大的提高了數據傳輸、數據處理的效率。

技術領域

本發明涉及可重構處理器技術領域，尤其涉及零緩沖流水的可重構處理單元陣列及零緩沖流水方法。

背景技術

本部分旨在為權利要求書中陳述的本發明實施例提供背景或上下文。此處的描述不因為包括在本部分中就承認是現有技術。

粗粒度可重構處理器架構(Coarse-Grained Reconfigurable Architecture，CGRA)以其低能耗、高性能、高能效的特性，正得到越來越多的關注。可重構處理器是介于通用處理器與專用處理器之間的高性能處理器，強調資源的復用，尋求與ASIC類似的高性能和高效率。同時，通過改變配置信息從而能夠適應不同的任務需求，從而具備與通用處理器相同的靈活性。現有的可重構處理單元陣列中存在多個處理單元PE，使其面積和功耗的開銷較大，現有的可重構處理單元陣列需要FIFO進行數據傳輸和緩存操作。在需要緩沖的處理器陣列中，可重構處理單元PE訪問局部寄存器LR時需要經由FIFO，處理單元PE之間的數據傳輸和交換也需要經由FIFO，以及整個PEA陣列訪問共享寄存器SM和全局寄存器GR時也需要經由FIFO。這樣會造成延長數據傳輸和處理的延遲，降低數據傳輸、數據處理的效率。

發明內容

本發明實施例提供一種零緩沖流水的可重構處理單元陣列，用以減少FIFO的開銷，提高數據傳輸和數據處理的效率，所述可重構處理單元陣列PEA中的處理單元PE之間的數據傳輸、PE對PE中的局部寄存器LR的讀寫、PEA對PEA中全局寄存器GR和共享存儲器SM的訪問不經過先進先出存儲器FIFO，采用包含有停頓周期數的配置信息在可重構處理器上對運算算子進行靜態調度，基于所述停頓周期數確定每個運算算子所對應的PE的啟動時間，實現零緩沖流水。

本發明實施例還提供一種可重構處理單元陣列的零緩沖流水方法，用以減少FIFO的開銷，提高數據傳輸和數據處理的效率，該方法包括：

采用包含有停頓周期數的配置信息在可重構處理器上對運算算子進行靜態調度，基于所述停頓周期數確定每個運算算子所對應的PE的啟動時間，使得可重構處理單元陣列PEA中的處理單元PE之間的數據傳輸、PE對PE中的局部寄存器LR的讀寫、PEA對PEA中全局寄存器GR和共享存儲器SM的訪問不經過先進先出存儲器FIFO，實現零緩沖流水。

本發明實施例中，與現有技術中可重構處理單元PE訪問局部寄存器LR時需要經由FIFO，處理單元PE之間的數據傳輸和交換也需要經由FIFO，以及整個PEA陣列訪問共享寄存器SM和全局寄存器GR時也需要經由FIFO的技術方案相比，本發明中的零緩沖流水的可重構處理器陣列PEA中的處理單元PE之間的數據傳輸、PE對PE中的局部寄存器LR的讀寫、PEA對PEA中全局寄存器GR和共享存儲器SM的訪問不經過先進先出存儲器FIFO，采用包含有停頓周期數的配置信息在可重構處理器上對運算算子進行靜態調度，基于所述停頓周期數確定每個運算算子所對應的PE的啟動時間，實現零緩沖流水。本發明通過配置信息的軟件定義方式，利用停頓周期數從而忽略了FIFO的開銷，減少了數據傳輸和處理的延遲，也因此極大的提高了數據傳輸、數據處理的效率。

附圖說明

為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。在附圖中：