[發明專利]可重構異構化PEA互連方法

在審

• 申請號: 202011506072.5
• 申請日: 2020-12-18
• 公開（公告）號: CN112486905A
• 公開（公告）日: 2021-03-12
• 發明（設計）人: 尹首一;林宥旭;谷江源;鐘鳴;羅列;張淞;韓慧明;劉雷波;魏少軍
• 申請（專利權）人: 清華大學
• 主分類號: G06F15/78
• 分類號: G06F15/78
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 薛平;周曉飛

本發明公開了一種可重構異構化PEA互連方法，每個PEA陣列包含8×8個處理單元PE，異構PE包括28個訪存PE和64個計算PE，64個計算PE包括第一計算PE和第二計算PE，所述第二計算PE為對應的28個訪存PE，第一計算PE為剩余的36個PE；可重構異構化PEA互連方法包括：28個訪存PE的互連方式：將28個訪存PE分為頂角PE和邊沿PE，基于頂角PE和邊沿PE，采用優化的mesh互連實現28個訪存PE的互連；64個計算PE的互連方式：對于第一計算PE中的任一個PE連接相鄰的PE和第二計算PE中與任一個PE同行和同列的PE。本發明可以滿足頻繁的訪存要求。

技術領域

本發明涉及路由算法(Routing Algorithm)、超大規模集成電路(VLSI)和可重構計算(Reconfigurable Computing)等技術領域，尤其涉及可重構異構化PEA互連方法。

背景技術

本部分旨在為權利要求書中陳述的本發明實施例提供背景或上下文。此處的描述不因為包括在本部分中就承認是現有技術。

可重構計算的概念在上世紀60年代被提出，但是受限于當時的集成電路工藝水平，直到上世紀90年代可重構計算才重新得到重視，成為學術界和產業界的熱點。可重構計算的計算方式包括兩類突出特點：一是制造后芯片的定制能力，即硅實現后計算功能仍可按需改變，區別于傳統的集成電路；二是能實現很大程度上的算法到數據通路上的空間映射，區別于通用處理器的時域映射。

在這些背景下，基于粗粒度可重構架構(Coarse-Grained ReconfigurableArchitecture，CGRA)的處理器應運而生。區別于細粒度的運算單元為1bit的FPGA或CPLD，CGRA的最小可配的運算單元為8bit或16bit，因此被稱為粗粒度。CGRA的數據通路一般包括運算單元陣列、存儲器、數據接口和配置接口等四個部分。配置接口從控制通路上獲取控制信號和配置字，同時也送出狀態量。配置接口繼而解析配置字，配置運算單元陣列的功能，調度陣列上任務的執行順序。運算單元陣列通常包含大量的運算單元，這些運算單元由算數邏輯單元和寄存器組成，以某種方式互相連接，實現并行計算。

由于陣列單元存在大量重復的情況，因此在所有單元中加入一個面積很大但是使用頻率較低的電路，例如乘法器，是一個很不經濟的行為，這就涉及到了異構的概念。異構的概念可以分為兩類：一類是廣義上，從功能的角度出發，算法映射需要不同的結構，入路由單元、緩存結構、控制器等，它們和計算單元不同但又不可或缺；另一類是從效率的角度出發，優化功耗和面積等。在理想的情況下，設計一個大而全的計算單元是靈活的，但是有些功能的使用率很低，閑置也會導致面積和功耗的額外浪費，在該情況下應該對單元進行適當裁剪以得到基本運算單元的異構形式。

互連網絡是用來實現計算機系統內部多個處理機或多個功能部件之間相互連接的網絡，它通常是由有向邊或無向邊連接的有限個結點組成的。對于并行處理系統，互連網絡已成為其核心組成部分。就陣列單元的互連而言，計算單元行或列之間多采用總線、mesh連接(鄰域相連)和crossbar結構(輸入和輸出之間兩兩相連)。總線和mesh結構代價較低，但是靈活性比crossbar差。根據乘法原理，crossbar結構的硬件開銷是非常大的，但是其層間靈活性又被算法DFG圖映射過程普遍。當陣列規模增加到一定程度時，crossbar的全互連代價可能無法承受，尤其在陣列的輸入輸出端。

發明內容

本發明實施例提供一種可重構異構化PEA互連方法，PEA結構包括4個可重構處理單元RPU，每個RPU包含4個運算單元陣列PEA，每個PEA陣列包含8×8個處理單元PE，其中，8×8個PE單元為異構PE，異構PE包括28個訪存PE和64個計算PE，其中，28個訪存PE包括8個第一訪存PE和20個第二訪存PE，8個第一訪存PE為8×8個PE單元中的第1行的8個PE單元，20個第二訪存PE為第8行的8個PE單元和第2行至第7行每行中的第一個PE單元和最后一個PE單元；64個計算PE包括第一計算PE和第二計算PE，所述第二計算PE為對應的28個訪存PE，第一計算PE為剩余的36個PE；