[發(fā)明專利]基于FPGA和MCU實(shí)現(xiàn)的片上系統(tǒng)

在審

• 申請?zhí)枺?/td>: 202011506028.4
• 申請日: 2020-12-18
• 公開（公告）號(hào): CN112540953A
• 公開（公告）日: 2021-03-23
• 發(fā)明（設(shè)計(jì)）人: 劉鍇;宋寧;崔明章;李秦飛;杜金鳳
• 申請（專利權(quán)）人: 廣東高云半導(dǎo)體科技股份有限公司
• 主分類號(hào): G06F15/78
• 分類號(hào): G06F15/78;G06F15/17;G06F13/16;G06F13/42
• 代理公司: 上海思捷知識(shí)產(chǎn)權(quán)代理有限公司 31295
• 代理人: 王宏婧

1.一種基于FPGA和MCU實(shí)現(xiàn)的片上系統(tǒng)，其特征在于，包括FPGA芯片、嵌設(shè)在所述FPGA芯片中的MCU內(nèi)核、以及在所述FPGA芯片片內(nèi)實(shí)現(xiàn)的PSRAM存儲(chǔ)器，所述MCU內(nèi)核通過系統(tǒng)總線與所述PSRAM存儲(chǔ)器連接，所述PSRAM存儲(chǔ)器的訪問地址映射于所述MCU內(nèi)核的地址存儲(chǔ)空間；其中，通過動(dòng)態(tài)調(diào)整所述PSRAM存儲(chǔ)器的訪問地址范圍，控制所述PSRAM存儲(chǔ)器的存儲(chǔ)容量。

2.如權(quán)利要求1所述的片上系統(tǒng)，其特征在于，所述PSRAM存儲(chǔ)器包括：

控制器模塊，所述控制器模塊包括利用所述FPGA芯片的邏輯資源實(shí)現(xiàn)的容量配置寄存器，所述容量配置寄存器用于存儲(chǔ)有關(guān)所述PSRAM存儲(chǔ)器的訪問地址范圍的信息；以及，

功能接口模塊，分別與所述控制器模塊和所述PSRAM存儲(chǔ)器的物理層連接，所述功能接口模塊通過對所述容量配置寄存器存儲(chǔ)的信息進(jìn)行邏輯轉(zhuǎn)換，并傳輸給物理層，來動(dòng)態(tài)配置所述PSRAM存儲(chǔ)器的物理層的訪問地址范圍。

3.如權(quán)利要求2所述的片上系統(tǒng)，其特征在于，所述控制器模塊包括利用所述FPGA芯片的邏輯資源實(shí)現(xiàn)且與所述PSRAM存儲(chǔ)器的不同訪問地址對應(yīng)的多個(gè)寄存器組，每個(gè)所述寄存器組均包括控制寄存器、寫數(shù)據(jù)寄存器、讀數(shù)據(jù)寄存器及狀態(tài)寄存器。

4.如權(quán)利要求3所述的片上系統(tǒng)，其特征在于，所述控制器模塊包括利用所述FPGA芯片的邏輯資源實(shí)現(xiàn)的寄存器地址選擇單元，所述寄存器地址選擇單元用于在所述MCU內(nèi)核的控制下選擇相應(yīng)的寄存器組或者所述容量配置寄存器進(jìn)行操作。

5.如權(quán)利要求2所述的片上系統(tǒng)，其特征在于，所述功能接口模塊包括利用所述FPGA芯片的邏輯資源實(shí)現(xiàn)的物理層接口轉(zhuǎn)換邏輯，所述物理層接口轉(zhuǎn)換邏輯通過物理層接口總線連接所述物理層。

6.如權(quán)利要求2所述的片上系統(tǒng)，其特征在于，所述功能接口模塊包括利用所述FPGA芯片的邏輯資源實(shí)現(xiàn)的上電初始化邏輯，所述上電初始化邏輯用于在上電之后對所述物理層進(jìn)行狀態(tài)校準(zhǔn)。

7.如權(quán)利要求2所述的片上系統(tǒng)，其特征在于，所述功能接口模塊包括利用所述FPGA芯片的邏輯資源實(shí)現(xiàn)的PSRAM狀態(tài)檢測邏輯、PSRAM讀寫數(shù)據(jù)邏輯和PSRAM控制功能邏輯，所述PSRAM狀態(tài)檢測邏輯用于檢測所述物理層的狀態(tài)并向所述控制器模塊反饋，所述PSRAM讀寫數(shù)據(jù)邏輯用于在所述MCU內(nèi)核的控制下在所述控制器模塊和所述物理層接口轉(zhuǎn)換邏輯之間實(shí)現(xiàn)讀數(shù)據(jù)操作或者寫數(shù)據(jù)操作，所述PSRAM控制功能邏輯用于在讀寫數(shù)據(jù)時(shí)進(jìn)行相應(yīng)的讀寫控制。

8.如權(quán)利要求2所述的片上系統(tǒng)，其特征在于，所述PSRAM存儲(chǔ)器還包括：

總線接口模塊，分別與所述MCU內(nèi)核的系統(tǒng)總線和所述控制器模塊連接，所述總線接口模塊用于獲取所述系統(tǒng)總線上的操作信息并發(fā)送給所述控制器模塊。

9.如權(quán)利要求8所述的片上系統(tǒng)，其特征在于，所述總線接口模塊包括：

總線數(shù)據(jù)邏輯分析單元，直接與所述MCU內(nèi)核的系統(tǒng)總線連接，用于根據(jù)總線協(xié)議分析所述系統(tǒng)總線上的數(shù)據(jù)并提取操作信息；以及，

邏輯緩沖單元，包括多個(gè)緩沖邏輯，所述邏輯緩沖單元用于保存來自所述總線數(shù)據(jù)邏輯分析單元的信息并通過相應(yīng)的緩沖邏輯進(jìn)行緩沖后發(fā)送給所述控制器模塊、以及在所述MCU內(nèi)核的控制下將來自所述控制器模塊的信息保存并通過相應(yīng)的緩沖邏輯進(jìn)行緩沖后發(fā)送給所述總線數(shù)據(jù)邏輯分析單元。

10.如權(quán)利要求9所述的片上系統(tǒng)，其特征在于，所述邏輯緩沖單元包括用于對地址信息進(jìn)行緩沖的地址邏輯緩沖、用于對數(shù)據(jù)信息進(jìn)行緩沖的數(shù)據(jù)邏輯緩沖和用于對控制信息進(jìn)行緩沖的控制邏輯緩沖。