[發明專利]具有片內并行接口的片上系統

有效

• 申請號: 202011506026.5
• 申請日: 2020-12-18
• 公開（公告）號: CN112540952B
• 公開（公告）日: 2021-09-17
• 發明（設計）人: 劉鍇;宋寧;崔明章;李秦飛;杜金鳳
• 申請（專利權）人: 廣東高云半導體科技股份有限公司
• 主分類號: G06F15/78
• 分類號: G06F15/78;G06F15/17;G06F13/16;G06F13/42
• 代理公司: 上海思捷知識產權代理有限公司 31295
• 代理人: 王宏婧

1.一種具有片內并行接口的片上系統，其特征在于，所述片上系統包括通過系統總線交互的MCU內核和FPGA模塊，其中，利用所述FPGA模塊的可編程邏輯資源在片內構建出至少一個并行接口，每個所述并行接口均包括兩個以上的并行通道，所述并行通道的數量和每個所述并行通道的數據寬度通過所述MCU內核進行動態配置；所述并行接口包括并行接口控制器單元，所述并行接口控制器單元包括與每個所述并行通道對應且用來存儲所述MCU內核分配給對應的并行通道的數據寬度的信息的并口配置寄存器，與同一個所述并行接口對應的并口配置寄存器的數量為所述并行接口中并行通道的數量。

2.如權利要求1所述的片上系統，其特征在于，所述并行接口包括與所述系統總線連接的總線接口單元，所述總線接口單元通過所述系統總線獲取所述MCU內核發送的有關所述并行通道的配置信息，并通過所述FPGA模塊的可編程邏輯資源配置出各個所述并行通道。

3.如權利要求2所述的片上系統，其特征在于，所述并行接口控制器單元與所述總線接口單元連接，所述并行接口控制器單元包括多個寄存器，每個所述寄存器的地址均被映射至所述MCU內核的地址存儲空間，所述總線接口單元獲取的有關所述并行通道的配置信息被映射至相應的寄存器存儲。

4.如權利要求3所述的片上系統，其特征在于，所述并行接口包括與各個所述并行通道對應設置的并行通道接口，各個所述并行通道接口按照并行接口協議與所述MCU內核的外部設備通信，所述并行接口控制器單元將存儲于各個所述寄存器的信息映射為針對各個所述并行通道接口的配置信息。

5.如權利要求4所述的片上系統，其特征在于，所述并行接口控制器單元包括寄存器讀寫時序邏輯，所述寄存器讀寫時序邏輯接收所述總線接口單元輸出的寄存器的地址信息以選擇相應的寄存器，所述寄存器讀寫時序邏輯還接收有關所述并行通道的配置信息并映射至對應地址的寄存器。

6.如權利要求4所述的片上系統，其特征在于，所述并行接口控制器單元還包括與所述并行接口內的每個所述并行通道對應的并口控制寄存器、并口狀態寄存器、并口輸入寄存器和并口輸出寄存器，所述并口控制寄存器用于在通過對應的并行通道接口進行讀數據或寫數據時存儲控制信息，所述并口狀態寄存器用來存儲對應的并行通道接口的狀態信息，所述并口輸入寄存器用來存儲從對應的并行通道接口讀出的數據，所述并口輸出寄存器用來存儲要寫入對應的并行通道接口的數據。

7.如權利要求4所述的片上系統，其特征在于，所述并行接口控制器單元還包括與所述并行接口內的每個所述并行通道對應的時鐘分頻寄存器，所述時鐘分頻寄存器與所述MCU內核的時鐘信號連接，且用來存儲針對對應的并行通道接口的時鐘分頻系數。

8.如權利要求7所述的片上系統，其特征在于，所述并行接口包括與所述并行接口控制器單元連接的時鐘發生器單元，所述時鐘發生器單元用于獲取所述并行接口控制器單元輸出的時鐘分頻系數以及所述MCU內核的時鐘信號，并生成分頻時鐘。

9.如權利要求8所述的片上系統，其特征在于，所述并行接口包括與所述并行接口控制器單元連接的數據接收發送器單元，所述數據接收發送器單元用于在所述MCU內核的控制下，從所述并行接口控制器單元獲取數據并處理為與各個所述并行通道的數據寬度以及所述分頻時鐘匹配的數據。