[發明專利]一種同或存算單元及存算陣列裝置

有效

• 申請號: 202011490153.0
• 申請日: 2020-12-17
• 公開（公告）號: CN112232502B
• 公開（公告）日: 2021-03-23
• 發明（設計）人: 喬樹山;李潤成;尚德龍;周玉梅
• 申請（專利權）人: 中科院微電子研究所南京智能技術研究院
• 主分類號: G06N3/063
• 分類號: G06N3/063;G06F7/57
• 代理公司: 北京高沃律師事務所 11569
• 代理人: 王愛濤

本發明提供的一種同或存算單元，所述同或存算單元包括：內部存儲單元和同或運算電路；所述內部存儲單元的位線輸入端與位線連接，所述內部存儲單元的反位線輸入端與反位線連接，所述內部存儲單元的字線輸入端與字線連接，所述內部存儲單元的權值端與同或運算電路控制端連接；所述同或運算電路的第一輸入端輸入輸入信號，所述同或運算電路的第二輸入端輸入輸入信號的相反數，所述同或運算電路的輸出端輸出輸入信號和權值進行同或運算后的信號。本發明設置的8管的存算單元能夠實現同或運算，同時只需對輸入信號進行兩線編碼獲得輸入信號和輸入信號的相反數即可實現運算，降低了時序控制的難度，本發明提供一種具有同或運算功能且時序控制難度小的存算單元。

技術領域

本發明涉及存內計算技術領域，特別是涉及一種同或存算單元及存算陣列裝置。

背景技術

卷積神經網絡（Deep Convolutional Neural Network，CNNs）在大規模識別任務中的精度得到了前所未有的提高。然而，算法復雜度和內存訪問限制了CNN硬件的能量效率和加速速度。為了解決這個問題，在最近的算法中，權重和神經元激活被二進制化為+1或者?1，使得權重和輸入激活之間的乘法成為同或運算。這樣二值化的編碼方式使算法更加的適合用硬件電路來實現。

通常的8管結構sram僅實現了輸入與輸出的解耦合，并不能實現運算功能，需要額外的MAC電路，這樣就增加了額外的面積。而12管的存算單元所需面積大，并且需要四條線進行輸入信號的編碼，這就增加了輸入信號編碼模塊的復雜程度，同時也給輸入信號的時序控制提升了難度。

如何提供一種具有同或運算功能且時序控制難度小的存算單元成為一個亟待解決的技術問題。

發明內容

本發明的目的是提供一種同或存算單元及存算陣列裝置，以提供一種具有同或運算功能且時序控制難度小的存算單元。

為實現上述目的，本發明提供了如下方案：

一種同或存算單元，所述同或存算單元包括：

內部存儲單元和同或運算電路；

所述內部存儲單元的位線輸入端與位線連接，所述內部存儲單元的反位線輸入端與反位線連接，所述內部存儲單元的字線輸入端與字線連接，所述內部存儲單元的權值端與同或運算電路控制端連接；

所述同或運算電路的第一輸入端輸入輸入信號，所述同或運算電路的第二輸入端輸入輸入信號的相反數，所述同或運算電路的輸出端輸出輸入信號和權值進行同或運算后的信號。

可選的，所述同或運算電路包括開關管T1和開關管T2；

所述開關管T1和所述開關管T2的柵極均作為所述同或運算電路的控制端與所述內部存儲單元的權值端連接；

所述開關管T1的源極作為所述同或運算電路的第二輸入端輸入輸入信號的相反數，所述開關管T1的漏極和所述開關管T2的源極共點連接，所述開關管T1的漏極和所述開關管T2的源極的連接點為所述同或運算電路的輸出端；

所述開關管T2的漏極作為所述同或運算電路的第一輸入端輸入輸入信號。

可選的，開關管T1為PMOS管，開關管T2為NMOS管。

可選的，所述內部存儲單元包括：開關管T3、開關管T4、開關管T5、開關管T6、開關管T7和開關管T8；

開關管T3的源極作為所述內部存儲單元的位線輸入端，與位線連接，開關管T3的漏極和開關管T5的漏極連接；

開關管T4的源極作為所述內部存儲單元的反位線輸入端，與反位線連接，開關管T4的漏極和開關管T7的漏極連接；

開關管T3與開關管T4的柵極作為所述內部存儲單元的字線輸入端，與字線連接；