[發明專利]晶圓監控結構及監控方法

有效

• 申請號: 202011487055.1
• 申請日: 2020-12-16
• 公開（公告）號: CN112687663B
• 公開（公告）日: 2023-03-14
• 發明（設計）人: 李詩豪;王詠梅;馬黨輝
• 申請（專利權）人: 深圳市紫光同創電子有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544;H01L21/66
• 代理公司: 深圳國新南方知識產權代理有限公司 44374
• 代理人: 周雷

本發明提供一種晶圓監控結構，用于晶圓制造過程中的監控，所述晶圓監控結構包括N個MOS管，其中N≥17，N為奇數；N個所述MOS管從左到右依次連接；N個所述MOS管的源極并聯連接形成第一源極，N個所述MOS管的漏極并聯連接形成第一漏極，N個所述MOS管的柵極并聯連接形成第一柵極，位于第(N+1)/2位的所述MOS管的襯底單獨引出形成第一襯底，其余所述MOS管的襯底并聯形成第二襯底。該晶圓監控結構兼容了目前傳統的單MOS管器件的測試監控方法，且增加了測試結果的準確性，更能表征晶圓的芯片內的同類器件的平均性能，更準確地排查不合格的晶圓。

技術領域

本發明涉及晶圓測試領域，特別是涉及一種晶圓監控結構及監控方法。

背景技術

半導體集成電路工業對國家經濟和安全具有重要的戰略意義，其廣泛應用在國防、通訊、醫療、交通等領域，如計算機、手機、軍事工程、醫療設備等電子設備中。近年來，晶圓和芯片的發展異常迅速，由于晶圓的集成密度日益增加，對晶圓的設計和制造的要求越來越高。同時由于晶圓器件的特征尺寸變小，不可避免地導致器件的變異大大增加，器件的內在波動和制造產生的波動會更加明顯。晶圓監控結構是和芯片內部結構同時發展的，用于反映芯片內部工藝的穩定性。目前監控結構主要是單器件構成，比如單個MOS管(NMOS或者PMOS)等。在300nm芯片的生產過程中，晶圓出貨前只需保證一片晶圓上9個或者13個測試點的單個器件參數滿足要求，即可出貨。但是當制造工藝發展到40nm以下，因為器件特征尺寸變小以及工藝波動，目前單器件的監控結構不能準確地表征一個芯片內所有同種器件的平均性能，也就不能表征一片晶圓上不同位置的芯片內部的同種器件的平均性能。

鑒于此，本領域亟需一種新的晶圓監控結構和監控方法來解決上述問題，更準確地測試并表征晶圓的芯片內部器件的平均性能，以滿足更小特征尺寸的晶圓。

發明內容

基于此，本發明提供一種晶圓監控結構和監控方法，以滿足更小特征尺寸的晶圓的監控要求。

為達到上述目的，本發明提供了一種晶圓監控結構，用于晶圓制造過程中的監控，其特征在于，所述晶圓監控結構包括N個MOS管，其中N≥17，N為奇數；N個所述MOS管從左到右依次連接；N個所述MOS管的源極并聯連接形成第一源極，N個所述MOS管的漏極并聯連接形成第一漏極，N個所述MOS管的柵極并聯連接形成第一柵極，位于第(N+1)/2位的所述MOS管的襯底單獨引出形成第一襯底，其余所述MOS管的襯底并聯形成第二襯底。

優選地，所述MOS管為NMOS管或PMOS管。

優選地，一個所述晶圓包括多個所述晶圓監控結構，多個所述晶圓監控結構設于所述晶圓上。

優選地，所述晶圓監控結構數量為9個或13個。

本發明還提供一種晶圓監控方法，用于上述的晶圓監控結構，包括以下步驟：

S10、測試所述晶圓監控結構位于第(N+1)/2位的所述MOS管的電特性；

S20、測試所述晶圓監控結構其余所述MOS管的電特性；

S30、根據所述晶圓監控結構的測試結果判斷所述晶圓是否合格。

優選地，所述MOS管電特性的測試包括飽和電流測試和/或漏電電流測試。

優選地，其特征在于，所述步驟S10包括：

連接所述第一源極、第一漏極、第一柵極、第一襯底與測試機，所述第二襯底浮空；

施加測試電壓至所述晶圓監控結構位于第(N+1)/2位的所述MOS管；

測試位于第(N+1)/2位的所述MOS管的電特性。

優選地，所述步驟S20包括：