[發明專利]人工智能運算電路

在審

• 申請號: 202011480407.0
• 申請日: 2020-12-15
• 公開（公告）號: CN114637488A
• 公開（公告）日: 2022-06-17
• 發明（設計）人: 呂佳霖;郭垣翔;張瑋君
• 申請（專利權）人: 北京晶視智能科技有限公司
• 主分類號: G06F7/485
• 分類號: G06F7/485;G06F7/487
• 代理公司: 北京律誠同業知識產權代理有限公司 11006
• 代理人: 張燕華

本發明提供一種人工智能運算電路。人工智能運算電路可藉由調整電路組態，達到支持整數格式與浮點數格式的多種運算。整數乘法與浮點數尾數乘法共享乘法運算單元，整數比較與浮點數比較共享比較運算單元，整數加法與浮點數加法共享加法運算單元。

技術領域

本發明是有關于一種混合精度的人工智能運算電路。

背景技術

用于執行人工智能運算的處理器常見采用Int8、BF16及TF32其中之一的數據格式。在計算的精度上，TF32最高，BF16次高，而Int8最低。在計算速度(或稱算力)上，Int8最高，BF16次高，而TF32最低。也就是說，使用單一的數據格式的人工智能運算電路難以兼顧計算精度與計算速度。

發明內容

本發明實施例提供一種人工智能運算電路。人工智能運算電路包括多個運算電路。各運算電路包括一浮點數乘法模塊、一浮點數加法模塊及一儲存模塊。浮點數乘法模塊包括一第一選擇單單元、一第二選擇單元及一乘法運算單元。該第一選擇單元的一第一輸入端用以接收一第一數值數據，該第一選擇單元的一第二輸入端用以接收該第一數值數據的多個尾數比特，該第二選擇單元的一第一輸入端用以接收一第二數值數據，該第二選擇單元的一第二輸入端用以接收該第二數值數據的多個尾數比特，該乘法運算單元耦接至該第一選擇單元及該第二選擇單元。浮點數加法模塊包括一比較運算單元、一第三選擇單元、一第四選擇單元及一加法運算單元。該比較運算單元用以接收該第一數值數據及該第二數值數據，該第三選擇單元的一第一輸入端用以接收該第一數值數據，該第三選擇單元的一第二輸入端用以接收該第一數值數據的該些尾數比特，該第四選擇單元的一第一輸入端用以接收該第二數值數據，該第四選擇單元的一第二輸入端用以接收該第二數值數據的該些尾數比特，該加法運算單元耦接至該第一選擇單元及該第二選擇單元。儲存模塊耦接至該浮點數乘法模塊及該浮點數加法模塊。其中當該第一數值數據為一整數格式時，該第一選擇單元、該第二選擇單元、該第三選擇單元及該第四選擇單元選擇該些第一輸入端作為輸出，當該第一數值數據為一浮點數格式時，該第一選擇單元、該第二選擇單元、該第三選擇單元及該第四選擇單元選擇該些第二輸入端作為輸出。

以下結合附圖和具體實施例對本發明進行詳細描述，但不作為對本發明的限定。

附圖說明

圖1繪示根據本發明一實施例的混精度的人工智能運算電路的方塊圖。

圖2繪示根據本發明一實施例的人工智能運算電路的電路方塊圖。

圖3繪示根據本發明另一實施例的人工智能運算電路的電路方塊圖。

附圖標記

10、20、30：人工智能運算電路

M1：浮點數乘法模塊

M2：浮點數加法模塊

M3：儲存模塊

OPU1：乘法運算單元

OPU2：比較運算單元

OPU3：加法運算單元

SLU1～SLU4、201～212：選擇單元

251～263：運算單元

具體實施方式

下面結合附圖對本發明的結構原理和工作原理作具體的描述：